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112G Serdes建模和集成考虑因素

最新的架构转变对高速Serdes收发器的模拟和建模具有显着影响。

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不断增加对加速器,智能处理单元(IPU),GPU以及培训和推理SOC的计算能力和数据处理的需求正在推动112G Serdes PHY IP解决方案的采用。确保可靠的以太网链路和高效集成是设计人员需要满足的最重要要求。Ibis-AMI建模可以帮助预测Serdes链接性能和放置感知112G Serdes PHY IP可以更有效的SoC集成。

准确的IBIS-AMI建模

IBIS-AMI建模和仿真框架使系统和硬件工程师能够通过以准确但有效的方式运行模拟来验证片外互连设计。随着时间的推移,使用现在为其现有模拟器组合提供附加组合的各种EDA供应商简化了IBIS-AMI建模过程。IBIS-AMI测试台提供简单快捷的方法,可确保Serdes互操作性和链路性能基准测试。

今天的PAM-4 112G PHY使用基于ADC的灵活DSP架构,而不是过程,电压,温度(PVT) - 依存和难以达到尺寸模拟架构。这种架构转变对高速Serdes收发器的仿真和建模具有重大影响。

图1示出了在基于DSP的接收器架构中实现的典型112G串行链路。它由具有一些有限脉冲响应均衡(FIR)和分散通道的发射器(TX)组成。信道输出被发送到构成模拟前端(AFE),ADC和DSP块的接收器,其包括前馈均衡器(FFE),决策反馈均衡器(DFE),时钟和速率恢复(CDR)和适应块(适应)。在这样的设计中,在DSP内的ADC之后,信号均衡的显着部分是出现的。


图1:基于典型的ADC的SERDES链路。

在基于ADC的收发器之前,DFE SliCer输入的眼睛质量是链路性能的良好指标。因此,标准IBIS-AMI模拟器需要表示表示DSP输出的波形的仿真连续时间模型,以处理和评估接收器性能。

接收器IBIS-AMI模型通过在采样器/符号检测器的输入处返回均衡的模拟信号来评估模拟链路的整体性能。具有扩展边界的IBIS-AMI模型包括ADC块和在接收器DSP块中实现的均衡方案,将包括完全信号均衡链到最终符号检测器,其中整个链路的性能度量是最相关的。

通过在用连续延迟块实现线性FFE实现线性FFE的模型中结合连续的模拟FFE和DFE,而DSP系数通过DAC馈送到仿真FFE和DFE,现有的IBIS-AMI模型可以模拟DSP均衡和生成使用固有的IBIS-AMI例程的眼图。随后的模拟DSP眼的一个例子如图2所示。


图2:IBIS-AMI模拟波形重建。

包装设计考虑因素

PHY Macros作为SoC的端口发送数据进出,因此需要更多带宽需要集成大量宏。因此,所有包信号逃逸必须通过海滨发生,使得可以将PHY宏放置在海滩上,以最大化每毫米的模刃数据汇率。高性能计算SOC中的PHY宏的数量正在接近限制,以允许在模具的一个边缘上放置所有宏。为了启用密度集成,必须在模具的所有边缘上放置多个宏。图3显示了五个SOC,具有两个瓷砖PHY的深层堆叠。

提前处理节点需要单向多向聚合物放置在SOC中的所有单元格(晶体管)。在PHY IP设计期间,允许北/南和东/西方向的PHY Phy Phy Phy Phy需要仔细考虑,因此112G高速Serdes PHY可以放在SoC的所有边缘上。


图3:所有边缘上的PHY宏的两个瓷砖深度堆叠。

与传统的NRZ相比,PAM-4信令对噪声,抖动,串扰和非线性等渠道损伤更敏感。严格的112G PHY干扰公差/抖动公差(ITOL / JTOL)要求存在与信号无线电有关的挑战。在将包装层的数量保持最小的同时降低封装成本的同时,包装设计师不仅可以找到逃避100S高速差分信号的方法,还可以解决与电源路由和电源碰撞连接相关的问题以及电感环的发布当它们连接时。PHY IP Bump映射在解决这个问题方面发挥着至关重要的作用。展示位置感知的高速SERDES PHY IP,实现IP BUMP映射以在设计阶段期间记住这些约束使得能够进行更密集的SOC集成。

概括

Synopsys提供Silicon-Proven Pam-4设计软件56G / 112G以太网和USR / XSR模切PHY IP解决方案,设计人员可以集成到其高性能计算SOC中。准确的IBIS-AMI模型提供了一种方法来评估链接性能和频道边距的方法。

放置感知,触底方法可以通过允许北/南和东/西部放置具有最小封装层来降低封装成本来实现更密集的集成。这高速Serdes Phys'灵活的布局通过允许在多行结构中放置宏并沿着模具的所有边缘来最大化每个模具边缘的带宽。



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