中文 英语

3D NAND Flash战争开始了

过度拥挤的市场、更高效的制造和不断增长的规模问题构成了一个具有挑战性的竞争格局。

受欢迎程度

在价格和竞争压力的背景下,3D NAND供应商正在为一场新的战斗做准备,他们为下一代技术而竞相竞争。

随着一家新公司进入3D NAND市场,竞争也在加剧——中国扬子记忆技术有限公司。在中国政府数十亿美元的资金支持下,YMTC最近推出了第一项3D NAND技术。此举加剧了人们对新进入者可能影响不断恶化的市场的担忧。3D NAND业务正走向长期的供过于求和价格侵蚀。

3D NAND是当今平面NAND闪存的继承者,用于智能手机和固态存储驱动器(ssd)等存储应用。与平面NAND不同的是,平面NAND是一种2D结构,3D NAND就像一座垂直的摩天大楼,水平层的存储单元被堆叠起来,然后用微小的垂直通道连接起来。


图1:二维NAND体系结构。来源:西部数据公司


图2:三维NAND体系结构。来源:西部数据公司

3D NAND由堆叠在设备中的层数来量化。随着层数的增加,比特密度也随之增加。如今,3D NAND供应商正在发运64层设备,尽管他们正在加快下一代技术的生产,下一代设备有96层。分析人士称,在幕后,供应商们正竞相开发并在2019年年中之前推出下一代128层产品。

在研发方面,厂商也在研究下一代技术,即256层和512层。“这是一种竞赛,”TechInsights分析师崔正东(Jeongdong Choe)说。“这是一场争夺最大栈数的比赛。”

有些国家正在偏离路线图。在一种情况下,供应商最终将移动到半节点以保持领先地位。之后,参与竞争的YMTC计划在2019年年中推出64层的设备,但它将跳过96层的一代,直接进入128层。“他们的任务是抓住三星和其他公司。也许在2020年或2021年,他们会达到128。”

现有的3D NAND供应商——英特尔、美光、三星、SK海力士和东芝——并没有停滞不前,他们将在规模竞争中保持领先地位。但每个厂商都采取了不同的方法来衡量3D NAND。

无论如何,3D NAND缩放是困难的。由于技术和成本方面的挑战,从96层及以上的层进行迁移就更加困难。

对于96层及以上的3D NAND芯片,供应商可能需要同时采用新老技术。事实上,在20世纪80年代首次出现的低温蚀刻技术再次出现。新的粘接技术和其他技术正在开发中。


图3:3D NAND flash路线图。来源:IMEC.

flash下降
商业环境构成了另一个挑战。去年,NAND市场受到产品短缺、供应链问题和困难的技术转型的困扰。

今天的情况不同了,因为3d nand.客观分析公司(Objective Analysis)的分析师吉姆·汉迪(Jim Handy)表示,市场预计将“在今年年底崩溃”。“我们已经看到了一些价格下降。现货市场价格全年都在下跌。”

这种情况不同于许多低迷周期,后者的特点是需求疲软和供应过剩。“我们正处于供过于求的边缘,”Handy说。“问题是,人们在制作3D NAND时越来越有效率。它的供应驱动的。需求并不短缺。”

Gartner的说法,对于NAND一般来说,预计2018年的平均销售价格(ASP)将在2018年和2019年下降24%。据Gartner称,总共预计将达到2018年的587亿美元,高于537亿美元。


图4:第二季度NAND收入预测

不过,从长期来看,一些预测略显乐观。“如果从顶层来看,这是一个健康的市场,”YMTC首席执行官Simon Yang表示。“如果你看看中国的存储芯片消费,就会发现这是一个相当大的数字。”

同时,半导体设备制造商在市场上保持密切关注。一些供应商在内存订单中经历了放缓,但整体市场预计将增长。据Tel,总共预计将从2017年的510亿美元增加到560亿美元至580亿美元之间的薄片工厂设备市场。“(该公司)设备市场正在扩大半导体应用中的下一阶段,”Toshiki Kawai,总裁兼首席执行官电话,在最近的演示中。

除了不确定的商业环境,技术方面也面临着挑战。多年来,该行业销售平面NAND存储应用设备。NAND闪存由一个存储单元组成,它存储数据位。最新的NAND设备存储多位数据(每个单元3或4位)。在NAND中,即使系统断电,数据仍然保存。

平面NAND单元是基于浮动栅晶体管结构。多年来,厂商已经将单元尺寸从120nm扩展到现在的1xnm节点,使容量增加了100倍。然而,在15nm/14nm,平面NAND正在失去动力。

这就是行业转向3D NAND的原因。在平面NAND中,存储单元通过水平串连接。在3D NAND中,弦被折叠并垂直站立。实际上,这些细胞以垂直的方式堆叠,以此来衡量密度。

垂直堆栈有几个级别或层。位密度增加,层数增加。例如,东芝的64层设备(每单元3位)是512Gb的设备,比其48层芯片的每单元芯片容量大65%。

东芝最新的96层产品(每单元4位)拥有1.33兆位的容量264层产品的模具尺寸比64层产品小40%。东芝内存业务部高级副总裁Scott Nelson表示:" QLC将在许多不同的市场产生改变游戏规则的影响。"

一般来说,供应商每年大概会对3D NAND进行一次技术升级。2018年,供应商将从64层产品迁移到96层产品。据Imec称,到2019年,供应商预计将从96层转移到128层,然后是2020/2021年的256层,2022/2023年的512层。

其他人则遵循不同的节奏。YMTC将从64层移动到128层,从而跳过96层。YMTC因为几个原因跳过了96层。首先,64层设备在价格上具有竞争力,并将在一段时间内保持最佳位置。然后,从密度的角度来看,YMTC表示,它的64层设备接近竞争对手的96层产品。

"如果你看看我们目前的步伐,我们进展得相当快," ytc的Yang说。“对于64岁以后的一代,我们仍然计划有一个12到18个月的时间滞后。我们计划下一代直接达到128。基于这样的速度,我们将非常接近(其他公司)的水平。”

不过,从128层跳到256层并不简单。有些会在跳跃到256层之前移动到半节点。例如,据TechInsights称,三星将从128层移动到180或190层左右。

扩展的3 d与非
无论如何,为了扩大3D NAND的规模,供应商们采用了两种方法中的一种——单层或管柱堆叠。这两种方法都是可行的,但它们是不同的,需要进行各种权衡。

“扩展这些设备的第一种方法是转到越来越多的层。96今天正在发生。我们看到一条长达256块成对的一条路径,“Rick Gottscho,CTO林研究,在最近的一次报告中。“缩放这些设备的第二种方法是将一层甲板叠加在另一层甲板上。这就带来了另一系列挑战。”

三星正在采用单层模式。分析人士说,三星最新的这款手机实际上有92层,它把所有92层都堆在了同一块芯片上。

其他人正在采用堆叠堆叠方法。例如,在64层装置中,一些开发了两个单独的32层部分。然后,它们在另一个上堆叠一个,启用64层芯片。

然后,对于96层,一些将两个单独的48层芯片结合。在这两种情况下,两个芯片之间都有一层绝缘层。

两种方法,单层和管柱叠加,都是可行的。“96岁的时候,两叠可能会越来越普遍。可能会有一些单栈作业,”Mahendra Pakala说应用材料

每种方法都有一些技术和成本问题。例如,在串堆叠中,一个供应商制造两个设备。实际上,该供应商将制造单个设备的步骤增加了一倍,这意味着成本和周期时间。

在单甲板方法中,供应商在一次拍摄中制作单个设备。理论上,这降低了成本和循环时间。但在工厂中,单甲板方法很难。有些人认为这种方法可能会随着时间的推移而耗尽。

两种方法都遵循相同的流程步骤。在工厂中,3D NAND与平面NAND不同。在2D NAND中,该过程取决于使用光刻缩小尺寸。

光刻仍然用于3D NAND,但这不是最关键的步骤。因此,对于3D NAND,挑战从光刻转向沉积和蚀刻。

3D NAND流从基质开始。然后,供应商经历了流动交替堆叠沉积的第一个挑战。使用化学气相沉积(CVD),该过程涉及在基片上沉积和堆积交替薄膜。

首先,在基材上沉积一层材料,然后在最上面沉积另一层材料。这个过程重复几次,直到给定的设备具有所需的层数。

每个供应商使用不同的材料。例如,三星在衬底上交替沉积氮化硅和二氧化硅层。Lam的Gottscho在报告中说:“你沉积氧化氮或氧化聚,这取决于你所制造的设备的种类。”

可以在基板上堆叠数百层。但随着层数的增加,挑战在于如何在高吞吐量下以精确的厚度和良好的均匀性将层数堆叠起来。最大的挑战是压力和缺陷控制。此外,在压力作用下,堆垛往往会弯曲。


图5:薄膜堆叠沉积的挑战。来源:林的研究。

这在单层甲板的方法中变得更加明显。为此,供应商将在基板上堆叠96层薄膜。“有很多证词。如果你看看其他设备,比如传统的DRAM设备、逻辑设备或之前的2D NAND闪存,它们没有96层的沉积膜,”Gottscho说。

有解决方案。例如,Lam已经发布了一款产品,可以进行背面沉积,以补偿正面的压力。

另一种避免压力的方法是使用串堆叠。例如,将层沉积在一个48层的设备上,然后在另一个设备上重复此过程,形成一个96层的产品。

通常,48层交替的堆叠沉积过程成熟并且产生的压力相对较低,但存在挑战。“你需要让一个甲板排列在另一个甲板上。如果两者都非常变形,你将会有很大的对准错误,“Gottscho说。

高纵横比蚀刻
在此步骤之后,在薄膜堆上应用一个硬掩模,并在顶部形成孔洞。然后,这里来了最难的部分流-高纵横比(HAR)蚀刻。

为此,蚀刻工具必须从设备堆栈的顶部钻出微小的圆形孔或通道到底部的基板。通道使单元格能够在垂直堆栈中彼此连接。一个设备可能在同一芯片中有250万个微小通道。每个通道必须平行且均匀。

这一步骤是使用当今的反应性离子蚀刻(RIE)系统来完成的。简单来说,蚀刻师通过离子轰击表面来制造微小的通道。“这种蚀刻非常困难,非常耗时,”Lam的Gottscho说。“蚀刻中有一个长宽比缩放的基本定律,长宽比越高,即沉积层的甲板和小孔越小,蚀刻的速度就越慢。”

然后,当蚀刻工艺深入到通道中时,离子的数量可能会降低。这减速了蚀刻速率。更糟糕的是,可能发生不需要的CD变化。


图6:槽腐蚀挑战。来源:林的研究。

64层设备的宽高比为60:1,而32 /48层设备的宽高比为40:1。尽管如此,今天的蚀刻师仍然可以完成这项工作,至少在一定程度上是这样。TechInsights的Choe说:“32层、48层和64层的器件使用传统的蚀刻工具来制作HAR通道孔。

基于这一前提,可以想到供应商可以从96到128层迁移到128层,而超出使用字符串堆叠。从理论上讲,使用传统的蚀刻工具,供应商可以处理两个64层设备,从而实现128层。

单甲板的方法则是另一回事,因为高宽比超过了70:1。“对于96层,我们可以一步蚀刻。但你可能有蚀刻损坏或轮廓不是很好。如果我们使用一步蚀刻,那是相当困难的,”Choe说。

对于单甲板96层设备及以后,该行业需要传统的蚀刻工具进行Har步。“然而,需要另一种等离子体工具和方法。Choe说,低温蚀刻是一个例子。“

传统的蚀刻器涉及在室温下交替蚀刻和钝化步骤的过程。相反,低温蚀刻在低温温度下进行。它们使用氟基高密度等离子体。

“低温蚀刻不是新的。人们已经将其用作其他应用程序,“Apply的Pakala说。“原子在高温下移动。如果您在蚀刻时不想要原子,请减少温度。“

然而,低温蚀刻是困难和昂贵的。“我们回到了未来。我们正在做的是引入低温蚀刻。自20世纪80年代中期以来,这是在文献中,但它在其时期之前是非常的,“林的Gottscho说。“这是一项艰难的技术,但我们取得了很大进展。低温蚀刻的优点是您在该高纵横比特征底部的蚀刻前方获得更多的反应物。增强了蚀刻速率。这是一种实现昂贵的技术,但益处超过了那些增加的成本。“

更多步骤
在此过程之后,每个供应商遵循不同的流量。在一些流动中,通道内衬多晶硅并填充二氧化硅。

然后,去除堆叠中的原始氮化物层。沉积栅极电介质,然后使用钨用于字线的导电金属栅极填充。这是一个复杂过程的简化版本。


图7:3D NAND流程流源:客观的分析

一般来说,这整个过程是在一个连续的流程中进行的。供应商将首先在基片上建立逻辑电路,然后是NAND结构。

然而,YMTC有另一种方法。该公司在一个晶圆上处理电路,在另一个晶圆上处理NAND结构。然后,使用数百万金属垂直互连接入结构将两个晶片连接起来。YMTC的这种方法被称为Xtacking,减少了20%的制造周期,并允许更高的钻头密度。

YMTC需要一段时间才能投入生产,因此在可预见的未来,现有的竞争者将继续主导竞争格局。

尽管如此,这是对OEM的好时机。3D NAND产品以有竞争力的价格将充足。

有关的故事
NAND市场遭遇瓶颈
下一个记忆升高



发表评论


(注意:此名称将公开显示)