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3D NAND竞赛面临巨大的技术和成本挑战

作为供应商努力寻找添加更多层并增加密度的方法,摇晃织机。

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在正在进行的记忆下滑之中,3D NAND供应商继续互相竞争下一代,具有多种挑战和可能的摇摆。

Micron,Samsung,SK Hynix和Toshiba-Western Digital Duo正在进行路线图上的下一个节点的3D NAND产品,但其他两种节点,其他人,英特尔和中国长江内存技术有限公司(YMTC)的地位不太确定。目前,英特尔正在评估其在这个市场的损失中的3D NAND业务,并在分析师表示,正在考虑找到新的NAND伙伴或退出市场的想法。没有达成决定。同时,如果YMTC今年将运送其最初的3D NAND产品,则目前尚不清楚,如前所述。

尽管如此,3D NAND市场可能成为技术和成本挑战的疲劳战争。有些人将跟上路线图,延伸到至少2024年,也许超过2024年,而其他人可能会落后或落后于比赛。

3 d与非是今天的平面人的继任者闪存,并用于存储应用程序,例如智能手机和固态存储驱动器(SSD)。与Paralar Nand不同,这是一个2D结构,3D NAND类似于垂直摩天大楼,其中堆叠了一个水平的存储器单元,然后使用微小的垂直通道连接。


图1:3D NAND是什么?来源:林的研究

3D NAND通过在设备中堆叠的层数量化。随着添加更多层,位密度增加,使SSD具有更多存储容量。2013年,三星运送世界上第一个3D NAND部分,24层128Gbit设备。如今,供应商正在推出96层设备(256千比特),前128层产品(512Gbit)到2019年底为期。

然后,在2021年,预计供应商将在工程中发货192层设备,其中256层。“我们在一场比赛中,”TechInsights的分析师Jeongdong Choe表示。“这是堆栈数量最多的比赛。”

在研发方面,供应商也在研究500层3D NAND,预计在2024年。该行业还在使用新的模具堆垛和焊接技术开发超过500层的设备。但是为了将3D NAND的层数提高到128层以上,厂商需要新的设备和材料,更多的晶圆厂,以及数十亿美元的资金。

2D到3D NAND
NAND是系统中内存/存储层次结构中的几种技术之一。在第一层,SRAM集成到处理器中,以实现快速数据访问。DRAM是下一层,用于主存。磁盘驱动器和NAND-based ssd用于存储。

NAND是一个非易失性存储器,用于存储和检索存储器单元中的数据。每个单元可以存储多个数据(3或4位)。在NAND中,即使在系统中关闭电源后,数据也保持存储。

多年来,主流的NAND技术是平面的,基于一个浮动栅晶体管结构。随着时间的推移,厂商将平面NAND的单元尺寸从120nm扩展到1xnm节点,使容量增加了100倍。

目前,平面NAND在15nm/14nm节点上已达到极限。客观分析公司(Objective Analysis)的分析师吉姆·汉迪(Jim Handy)表示:“浮动闸极与控制闸极的电容耦合出现了令人不快的减少。”

这就是行业转向3D NAND的原因。在平面NAND中,一系列存储单元以水平链连接在一起。在3D NAND中,弦被折叠并垂直站立。实际上,这些细胞以垂直方式堆叠,以缩放密度。

“3D NAND闪存使新一代的非易失性固态存储在几乎每个想象力的电子设备中都有用,”软件应用工程师Timothy Yang说:Coventor,林研究公司在博客中。“3D NAND可以实现超过2D NAND结构的数据密度,即使在后代技术节点上制造时也是如此。用于提高存储容量的方法具有内存存储,结构稳定性和电气特性的潜在显着的权衡。“

3D NAND有几个好处。“需要考虑的第一个好处是,3D NAND技术可以相对无缝地从MLC过渡到TLC技术,对性能和耐久性的影响很小。通过增加第三维而产生的更大的NAND单元为ssd所需的更高密度提供了一条路径,以满足不断增长的存储容量需求。另一个值得考虑的好处是3D NAND的细胞边缘增加。这为NAND设计人员提供了灵活性,通过增强阵列架构来提高写入和读取时间,而Vt布局变得不那么重要。”“一般来说,更高的堆栈会增加容量,或者降低相同容量的成本。然而,NAND的设计师们正在努力通过创新概念实现更高的速度,随着容量的扩大,这将导致更高的速度。”

最初,供应商在工厂里制造这些设备时遇到了困难。尽管如此,他们还是在2014年成功地将该技术从24/32层的3D NAND芯片扩展到48层和64层的设备。随着时间的推移,他们变得更精通制造它,这就是为什么它成为主流的NAND技术。

今天,供应商正在增加96层3D NAND。例如,来自东芝 - 西部数字Duo的96层设备是一个512Gbit的装置,具有5.95bit / mm2的比特密度。相比之下,64层是256bit装置,芯片尺寸为75.2mm2,钻头密度为3.40gbit / mm2。

路线图上的下一个技术是128层,这是截至年底。最近,东芝-WD描述了世界上第一个128层装置,一个三级单元512Gbit产品,具有7.80Gbit / mm2的位密度。“今年可能是今年可能是可能的,今年第三或第四季度初期可能是可能的,尽管这是一种自定义样本,但不批量生产。大规模生产应在明年初。然后,你有192年。这可能是三个堆栈,“TechInsights'Choe说。

但是,在3D NAND缩放中,每比特成本效益不那么戏剧性。“当你去96层时,降低成本可能是10%至15%。当你去128层时,它可能是另外5%,“国际商业战略首席执行官亨德尔琼斯说,”亨德尔琼斯(IBS)表示。

向96层及以上设备的迁移将带来一些挑战。当前的商业环境使挑战更加复杂。一年多来,随着价格的下跌,NAND行业一直处于供过于求的状态。

在需求低迷的情况下,NAND仍然是一个艰难的市场。IC Insights总裁比尔•麦克林表示:“我们目前的预测是,今年NAND闪存市场将从2018年的594亿美元下降到2019年的422亿美元,降幅为29%。”“我们预计比特币交易量在去年跃升28%之后,今年将增长35%。这其中肯定存在一定的需求弹性,因为比特价格走低刺激了NAND内存使用量的增加。”

为应对经济低迷,NAND厂商纷纷缩减3D NAND的产量,希望在今年晚些时候复苏。汉迪说:“如果没有中国的加入,市场可能会在2021年复苏。”“到2021年,中国可能会成为NAND闪存市场的一个重要因素,这将使当前的低迷延续到2021年,直到2022年才会出现复苏。”

中国的YMTC是3D NAND的不确定因素。YMTC希望在年底前推出其首个产品——64层设备。如果能执行,YMTC可能会加剧市场竞争。汉迪说:“我对YMTC的预测是,他们将面临困难。”“虽然YMTC计划开发自己的3D NAND技术,但我认为,该公司最终需要一个已经了解3D NAND量产技术的合作伙伴的帮助。”

其他人则出于不同的原因而苦苦挣扎。例如,英特尔在3D NAND领域亏损,促使其重新考虑其在市场上的地位。

多年来,英特尔和微米正在共同开发两种类型的记忆技术 - 3D NAND和3D XPoint。3D xpoint是基于的下一代内存相变技术。

最近,英特尔和美光结束了记忆体联盟,分道扬镳。虽然英特尔将继续开发3D XPoint,但目前尚不清楚该公司是否会在市场上推出现有的96层3D NAND设备。

“今年,我们预计在NAND中没有盈利,”Robert Swan说,英特尔的新任首席执行官在公司最近的分析师会议上。“所以我们正在评估NAND技术的持续进步,看看这项技术能否降低成本曲线。我们会在今年进行评估。在可预见的未来,除非我们降低64层和96层及以后的成本曲线,否则我们不会再增加NAND产能。”

英特尔尚未做出最终决定。尽管如此,3D NAND市场的洗牌时机已经成熟。“供应商太多了,”IBS的琼斯说。“英特尔目前在3D NAND领域没有战略优势。如果它赔钱了,或者根本没有贡献60%的毛利率或20%的营业收入,为什么还要保留它呢?3D XPoint则是另一种情况。”

3D NAND SCALING方法
与此同时,其他玩家将在128层和超越的3D NAND前进,但它不会那么简单。“超过96层,我们预计持续扩大尺度,既有层数的增加和细胞尺寸的减少,”微米高级技术总监Ceredig Roberts表示。“继续规模NAND的主要挑战将保持细胞性能和可靠性,因为我们缩放了细胞尺寸。这包括减轻细胞电流的减少和未来节点的增加的模具和晶片应力水平。“

在fab中,3D NAND不同于平面NAND。在2D NAND中,这个过程依赖于使用光刻缩小尺寸。光刻技术仍然用于3D NAND,但它不是最关键的步骤。因此,对于3D NAND,挑战从光刻转向沉积和蚀刻。

要制作3D NAND,供应商有几种选择。第一制造决策之一是确定哪种缩放方法是最佳路径。为此,有两种方法 - 单个甲板或串堆叠。

在一个96层的设备中,有些将所有96层堆叠在同一个芯片上。这被称为单层甲板方法。其他人则使用串叠法。例如,在一个96层的设备中,有些设备将两个48层的设备堆叠在一起,这些设备之间用一个绝缘层隔开。

在fab中,串堆积是一种相对简单的方法。不过,在串堆叠方面,一家供应商正在制造两种设备。实际上,供应商正在加倍步骤的数量,这转化为成本和周期时间。

“公司有不同的策略。有些人宁愿使用现有设备,然后做多层集成。多层集成需要更多的流程步骤,但他们可以快速上市。单层可以节省流程步骤的数量,但开发此类设备和流程将需要一点时间,“内存技术总经理吉尔·李说应用材料

在128层中,供应商将使用这两种方法。大多数将两个64层的设备堆叠在一起。相比之下,三星计划使用128层的单层方法。

目前,除非油气行业有新的突破,否则128层是单层钻井的极限。所以字符串堆叠将成为超过128的标准。

超过128层,一些供应商可以堆叠两个或多个设备。对于2021年截止的192层设备,供应商可以根据TechInsights Choe串行堆叠三个64层设备。

字符串堆叠不会永远持续,并且可能会以500层遇到问题。此时,供应商正在探索另一种方法模具堆叠。“这是一种模具上模具的方法,”Choe说。

这涉及到堆叠3D NAND模具,使用连接在矽通过(tsv),他说。晶圆键合是另一种方法。从理论上讲,使用这些方法,该行业可以将一个500层的模具叠加在另一个上面,以此类推。

沉积,蚀刻挑战
然而,这并不简单。串或骰子只是3D NAND方程的一部分。建立设备涉及各种过程步骤和挑战。


图2:3D NAND内存和关键过程挑战。来源:林的研究

实际的3D NAND流始于基底。然后,使用化学气相沉积,供应商在基材上沉积交替薄膜。首先,在基材上沉积一层材料,然后在最上面沉积另一层材料。这个过程重复几次,直到给定的设备具有所需的层数。

每个供应商使用不同的材料。例如,三星在衬底上交替沉积氮化硅和二氧化硅层。对于其9层设备,三星采用单层方法,将所有层堆叠在同一基板上。

“当我们谈论96层时,我们实际上沉积了两倍的数量,因为有氧化物和氮化物层,”巴特·范·施拉文迪克说,他是电介质技术总监林的研究。“我们已经在沉积192层了。这些层的关键是它们需要非常均匀,更具体地说,氮化层的均匀性是关键。这需要严格控制,以实现三电平电池和四电平电池所需的狭窄阈值电压分布。从一层到另一层,我们需要有极高的可重复性。”

当您向堆栈添加更多层时,压力和缺陷控制变得更具挑战性。在128层,这些挑战升级。

字符串堆叠是另一种方法。例如,在128层设备中,在两个单独的基板上沉积64层,然后连接它们。192层芯片可能包括三个64层设备。

这并不像看起来那么容易。“超过128层的移动将带来额外的晶片形状要求,以处理高晶圆弓并增加甲板到甲板覆盖要求,”斯科特霍弗(Scott Hoover)表示,斯科特胡佛(Scott Hover)表示,“斯科特霍弗,主要产量顾问克拉

在此步骤之后是流量最难的部分 -高纵横比(HAR)腐蚀。为此,蚀刻工具必须从设备堆栈的顶部钻出微小的圆形孔或通道到底部的基板。通道使单元格能够在垂直堆栈中彼此连接。

对于96层装置,纵横比为70:1。根据LAM表示,令人惊讶地,在每个晶片上蚀刻1万亿微小的孔。每个通道必须是平行和均匀的。

为了实现这种壮举,首先将薄的碳基材料沉积在堆叠上。这种称为硬掩模的材料,在蚀刻过程中稳定堆叠。

今天的口罩很管用。但是当你增加层数时,你需要一个更厚的硬掩膜来减少压力,这可能会减慢腐蚀速率。然后,你可能需要一个更强的硬面具,像纯钻石材料,但这还不可行。因此,供应商必须找到方法来支持今天的碳基硬面具。

下一步是在硬面具的顶部打洞。这看起来很简单,但是模式放置错误可能会突然出现。“放置问题可能会造成蚀刻倾斜。这也被称为倾斜,这使得控制蚀刻轮廓、对齐高纵横比特性以及它们需要降落的地方变得更加困难,”应用材料公司计量和过程控制主任Ofer Adan说。“因此,保持设备cd及其放置的一致性变得越来越重要,因为任何与网格模式的轻微偏差都可能导致存储设备之间的短路或串扰。”

在此之后,Har蚀刻工艺本身使用当今的反应离子蚀刻系统进行。在这两步的过程中,蚀刻器钻在装置中的微小沟道孔的一部分。然后,钝坑的侧壁被钝化以防止其进入。重复该过程,直到沿堆叠的顶部钻到基板。

“记忆孔的蚀刻可能是3D NAND制造中最困难的一步。你需要蚀刻许多微米深,你需要能够紧密地保持非常特定的尺寸轮廓,”Lam的Schravendijk说。“当你在那个洞里的时候,你需要继续挖掘。这确实是个挑战。当你越挖越深,你需要中性物质来提供侧壁钝化,你需要离子在底部越挖越深。随着长径比的增加,到达底部的离子和中性离子的数量会越来越少。”

随着腐蚀过程深入到通道中,腐蚀速率趋于下降。更糟糕的是,可能会出现不必要的乳糜泻变异。


图3:3D NAND中的通道蚀刻挑战。来源:林的研究

对于单个甲板工艺,在技术耗尽蒸汽之前,今天的HAR蚀刻器将延伸到128层。超越这一点,该行业正在探索低温蚀刻。低温蚀刻是一个一步的过程,同时去除材料并在寒冷的温度下钝化侧壁。但是,如果这将为3D NAND工作,则目前不清楚。它难以控制,它需要晶圆厂中的专用低温气体。

另一种选择是串堆叠。这看起来比较简单,但挑战是将两个或多个堆栈彼此对齐。KLA的Hoover表示:“随着堆垛高度的增加,以及向多层结构的转变,再加上极端的圆片水平弯曲和模内应力导致的扭曲,甲板到甲板通道孔的对齐将面临挑战。”

从那里开始,供应商有不同的流程。在某些情况下,下一步被称为楼梯蚀刻过程,您有一个图案,类似于一个楼梯在设备的侧面。

楼梯模式是关键。这就是厂商最终如何将设备底部的外围逻辑连接到芯片内部的控制门的方法。在这个过程中,你需要一个小步骤,蚀刻结构,然后修整它,然后重复这个过程,直到你得到所需的步骤数。

这是复杂的。一个96层的器件需要12个光刻步骤和96个蚀刻步骤。一个128层的设备需要128个蚀刻步骤,以此类推。Lam的工艺专家Steve Shih-Wei Wang在博客中说:“这一系列的工艺步骤需要精确的蚀刻步骤轮廓、修剪蚀刻均匀性和拉回CD控制。”“当你在特定的细胞密度下添加更多的3D NAND层时,WL楼梯也需要加长并占用更多空间。例如,在32层NAND设备的情况下,WL楼梯从单元阵列的边缘延伸出20um。对于一个128层的建筑,WL楼梯将延伸80微米。由于这种线性缩放效应,目前的西楼楼梯设计可能是阻碍这种3D NAND建筑的电池效率和缩放的主要障碍。”

更多的步骤
下一步是使用蚀刻过程创建频道孔旁边的列。狭缝形成在列中。然后,除去原始的氮化硅的交替层。氮化硅电荷阱材料沉积在形成栅极的结构中。

最后,用钨导电金属栅极材料填充该器件。Lam的Schravendijk说:“你会遇到这些堆栈挑战,比如错位。“不对准就成为了后续步骤的一个问题,我们想要用固体材料填充内存洞的内部。如果你有一个空洞,就像有一棵中空的树。树干中空是树木死亡的原因。我们希望它们被填满,所以防止或减少任何错位是关键。”

显然,3D NAND是一项艰难的技术。尽管如此,供应商仍然希望从一项技术一代到几乎每年的技术。每个供应商都希望在每个节点处首先。但并非所有人都能跟上。事实上,它已经看起来有些人已经偶然发现了竞争的景观。



8的评论

Eric Klien. 说:

“2014年,三星运送了世界上第一个3D NAND部分,24层128Gbit设备。”

三星在2013年出货24层,2014年32层。

Mark Lapedus. 说:

你好埃里克,谢谢。我改了日期。仅供参考。如果你检查一下三星的产品,你会发现它们在2014年开始“量产”一个24层的部件。

理查德·f·Wahl 说:

你好,
感谢您对3D NAND领域非常翔实的概述。我很好奇你对YMTC和与美国的贸易战有什么看法。你认为他们在圣何塞的研究地点会受到什么影响?

谢谢

Mark Lapedus. 说:

嗨理查德。现在不清楚。现在说太早了。

丹宁 说:

非常好的文章,谢谢

史蒂芬·金 说:

让人印象深刻,也让我受益匪浅。Tx。

Tanj Bennett. 说:

似乎这个过程应该是每位成本的渐近,因为层数增加。为什么一个192层芯片应该比128层芯片更便宜地下降到经验曲线和更容易的过程?那些额外的层必须比底部的硅更昂贵。您甚至无法指向每位更快的生产步伐,因为循环时间的大部分只是重复分层和重复的步骤蚀刻,这可能是DWARFS在基础上制作CMOS部分的时间。由于包装密度的某种原因,每芯片需要超过64GB的市场似乎几乎为零。那么,为什么比赛添加层,而不是比赛来使它通过进程到期时更便宜?

吉姆友好 说:

Tanj Bennett,

这些都是很有见地的问题,但添加和蚀刻层的过程确实比光刻过程便宜,所以它仍然是有意义的更高。很难说这种情况何时会结束。

你是对的,有一个优势被进一步的经验曲线,但这是真正的新芯片,它开始比旧版本更昂贵,但总是有新的芯片这一途径来实现更低成本,所以制造商提高生产成本低于之前旧的芯片。薯片的故事从一开始就是这样。

你关于64GB芯片太大的观点让我想起了半导体中存在了几十年的一个论点:“我们做不到,即使我们做得到,也没有人能够使用它!”既然NAND闪存价格正在崩溃,新的市场肯定会打开。

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