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3D电源交付

电力输送网络的设计变得更加复杂,当事情变得垂直时,设计师们再也不能依靠边线。

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由于越来越多的功率密度,进入芯片和芯片围绕芯片变得更加困难,但是2.5D和3D集成将这些问题推向全新的水平。

如果有了新产品,问题可能会更严重包装方法,比如小芯片,因为它们限制了如何分析和解决问题。添加到新的制造技术周围的列表问题,并强调降低连接到电池的任何设备中的电压。

“人们设计出巨大的芯片,他们正在降低电压供应,增加频率,”华为产品管理总监赵杰(Jerry Zhao)表示节奏。“电网受到相当大的挑战,足以支持电路,但没有过于设计,使您浪费很多房地产。挑战是电力传递网络(PDN)如何为各种实例提供足够的有效电压供应,以便我的功能不会改变,我的时间不会改变。从长远来看,我也想要确保电迁移不会毁了我的可靠性。”

堆叠芯片增加了一层新的复杂性。“与仅来自封装基板的电力输送的单片设计不同,2.5D或者3d设计有额外的硅材料,如插入器在权力交付路径中,“AI平台基础设施副总裁Prasad Subramaniam说”埃斯利昂。“额外的硅材料意味着从模具的电力输送以及插入器和包装基板的更紧密的预算。

更多节点,更复杂,但需要更严格的要求需求新方法。“随着2.5D和3D的添加,有很多晶体管来处理,更多的电网来处理,并且在分析中处理更多的节点来处理,”主应用工程师克里斯奥蒂斯说:有限元分析软件。“与您真正达到非常低的阈值电压的新技术,因此核心功率可能不那么少于1V。电力需求并未减少,因此就电源密度而言,它可能已上升。如果你确实分开的阳台,很难将一些东西放在一起。您需要将所有内容分析在一起,了解整体效果将是什么。过度设计的窗口越来越小,几乎不存在。“

将垂直
采用垂直叠模的原因有很多,但它们对PDN的设计既有帮助也有阻碍。“在某些情况下,谨慎使用3D技术可以让电力更好,但当这些选项不可用时,也会让情况变得更糟,”Calibre DRC Applications营销总监约翰•弗格森(John Ferguson)表示门托,西门子的一家企业。例如,考虑一下传统高带宽内存(HBM)。通过垂直堆叠,组件更加紧密,因此更容易获得电力。此外,在历史上,HBM将被放置在逻辑旁边水平放置的基板之上。如此长的电力距离引起了电力问题。与PoP设计一样,通过将HBM叠加在逻辑之上,可以显著降低功耗。但是,当然,堆叠并不总是一种选择。”

在一个区域中获得增长,使得其他可以加剧电力问题的其他方面的变化。“现在,随着逻辑芯片如此接近逻辑芯片,阻止处理器的I / O性能没有局限性,”Ansys'Ortiz说。“这意味着处理器现在可以处理更多信息,并且在这方面,更多的核心力量进入设计。”

去耦挑战
传统上解耦电容器有助于提供电流峰值电流需求。“电力交付的设计和验证都有挑战,”伊尔西蒙的Subramaniam说。“他们经常需要广泛使用包装上的去耦电容,以确保将清洁的电源传送到该多芯片环境中的所有芯片。”

插入器有助于那个。“当它们被一些距离分开时,例如使用插入器时,您可以对其进行一些叠加,并且有技术可以用来隔离另一个骰子,”ortiz解释说。“在3D堆叠的环境中,你真的不会能够在谈论PDN时隔离每个模具,所以如果存在高电流需求,它将拉紧电荷形成其他芯片或基本上诱导电压其他芯片中的噪音。因此,您必须关注自己的权力量,其他芯片将消耗以及它如何干扰可能运行相同电源的另一个芯片。“

包的并发症
许多问题在包装级别变得更加复杂。“电力传递需要强大,以最大限度地减少埃米尔(电磁和IR)下降,”Subramaniam说。“这些设计通常很复杂,可以在数百瓦的瓦斯中消耗电力。”

但是PIN计数仍然是固定的。“与复杂的soc有许多不同的能量域,例如,内存,核心和I/O,”Andy Heinig说弗劳恩霍夫东亚峰会。“但在2.5和3D集成的情况下,不同电压的数量会增加更多。另一方面,封装球的数量没有以同样的方式增加,所以每个电源电压的球的数量是减少的。”

路由总是一个问题。Subramaniam补充说:“电力网竞争路由所需的相同资源。”“通过布局优化,我们可以最小化电力网的资源需求,同时保持其健壮性。”

手臂最近拍摄了一个原型测试芯片GlobalFoundries'12nm finfet过程。“电力传递网络设计(PDN)是从设计阶段开始的关键考虑因素,”ARM的研发组Greg yeric伙伴关系说。“在双堆叠的3D-IC设计中,电源通过底部模具的背面,通过TSV,然后穿过整个金属堆叠到模具(底部和顶部)。PDN不仅需要减轻模具之间的实例电压降的内在变化,而且还必须与3D信号路由共同设计,因为强大的电力传送网络和高带宽信令之间存在直接折衷。另一个关键设计考虑是3D落地计划,以避免在单独的3D层中的相同X-y位置上放置高性能(并且因此,更高的功率)块,因为这将强调电源TSV。“

增加热影响
对一些模具来说,热一直是一个问题,而堆垛提供的热量逸出机会更少,这使得分析更加困难,更加值得关注。Cadence的赵说:“当你把模具一个接一个地放在一起时,你必须分析热影响。”“电网携带大量电流,产生热量,导致温度上升。泄漏随着温度的升高而增加,从而导致更多的电流被吸入。那么我的电网足够强大吗?当温度上升时,我的电网是否足够强大以维持其功能?”

当堆垛模具时,工程团队可能没有来自第三方的所有模具设计数据。奥尔蒂斯警告说:“考虑到它们彼此之间的距离,你需要对每个芯片的当前需求和热区有更多的了解。”“这需要一些建模,你需要考虑芯片集中热特性产生的整体功率。你需要一个更精确的模型来考虑芯片中的功率分布,并考虑到热量和PDN。所以你必须以一种ip中立的方式访问实际设计数据。”

但热问题还没有结束。“电和热有不同的时间常数。对向量集的模拟是纳秒级的,但对于热模拟,我们必须考虑毫秒或秒级。”赵补充道。“与此同时,根据活动的不同,温度有不同的分布,这意味着必须进行动态分析。”

一些行之有效的方法不再适用。”估计Fraunhofer的Heinig说。“确保稳定电源供应的唯一方法是通过广泛使用模拟工具来查看电源电压的行为。工具可以用于寄生提取和模拟,但由于需要在工具之间传输数据,因此出现了主要问题。解决这个问题的一个方案是使用一个装配设计工具包(ADK),就像Fraunhofer IIS/EAS中的一个,在其中实现了不同供应商的不同工具之间的数据传输。”

提取问题
模拟依赖于精确的提取,但这也变得更加复杂。“在一个简单的芯片中,我们最关心的是电阻和电容,这在芯片上非常重要,”Ortiz解释说。“电感不是一个很大的因素。因此,有许多提取和分析技术可以让你分析芯片,并专注于电阻和电容,这可以处理大量的节点涉及。当你把封装,最相关的寄生是电感,一点点电容,但较小的电阻。你正在分析那些寄生,以及不同的共振问题。当你引入一个插话者时,你就处于中间阶段。所有的寄生都起作用,它们都有一定的相关性。所有的提取技术都需要在芯片端、插入端以及封装端和主板端发挥作用来提取这些寄生物质。”

3D则增加了更多的复杂性。”在矽通过(TSVs)是一个独特的提取问题,”奥尔蒂斯说。“在导体和介质的世界里,TSV被半导体包围着,所以在提取方面,你需要关注什么是有点不同的。”

这不再局限于单一的技术。赵说:“当你添加一个硅插孔或3D结构时,你的模具或层彼此叠加,这些模具可能位于不同的工艺节点上,需要工具来支持这一点。”“提取牌,库牌,时机,当它们相邻或重叠时你如何考虑每个骰子的边界条件——第一个问题是,你能分析这个吗?”

寻找共振变得更加重要。“现在有这么多的活动,在系统中有很多共振,它可能会导致一些问题或问题,”添加了ortiz。“当你有2.5d时,你有更多的筹码,你有内存,你有很大的芯片本身。因此,您必须处理更多的频率和更可能的共振,因为您可以将每个芯片视为集成的RC,并且在给定的电感网络上有更多的集成RCS。这产生了更多的潜在共振。“

Chiplet并发症
Chiplets越来越被视为促进复杂的2.5D和3D设计的潜在方法,但它们增加了一些并发症和限制。“如果您不拥有整个设计,您将在功率需求方面需要每种小钟的准确模型,”Ortiz说。“芯片的被动性是什么?芯片的活动呢?目前的需求是什么?所有这些都不能再投入原油电子表格形式。您需要在模拟中拥有这一点。您需要能够将其放在外面,提取它,并了解一切都在做什么。当有很多公司提供每个部件时,您需要能够建模系统。而且你需要一个能够将所有东西缝合在一起的环境,并完全分析,加上所有的变体,以获得PDN的强大图片,并能够确定它是否可以处理完整的系统。“

这需要一种不同的思维方式。他说:“我想分析一下,如果我的芯片连接到别人生产的芯片上,它会如何工作。”“它提供了一种加载效应。你的芯片可以固定像共振或任何会产生干扰的东西,但你可能无法接触到另一个。这就给流带来了一些新的限制。”

2.5D和3D世界的设计导致了许多问题的聚合,所有这些都影响着电力输送网络。功率必须分析功率本身,此外,信号完整性和热完整性。芯片要普及,就需要新的模型。

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低功耗知识中心德赢vwiniOS



1评论

比尔马丁 说:

这已由佐治亚理工学院的Swaminathan教授解决,并且是由电子系统设计拥有的专利。任何类型的3D结构(TSV,BALL,PALLAR等)可以在其他3D互连的“海”中准确建模,以了解交叉谈话以及PDN问题。鉴于“提取”和使用的分析,它不限于小阵列。

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