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3D堆叠的性能和效率

测试高密度、面对面、晶圆粘合的3D堆积技术的可行性和就绪性。

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摩尔定律的伸缩正在放缓,从一个流程节点到下一个流程节点在性能、功率、面积和成本方面的改进有限。因此,先进的包装和3D堆叠技术正成为下一代高性能节能设计的关键驱动因素。这些类型的system-in-package(SiP)技术要求设计者重新设想芯片上的系统(soc),并将大型单片系统“分解”为使用相同或不同技术的独立芯片(或芯片)。这些芯片是专门建造的,以2.5D或3D配置与底层公共互连介质组装。以这种方式设计一个系统可以产生重大的影响节约成本与单片模具相比。3D堆叠本身比2.5D有一个额外的优势。由于它的垂直连接,它可以显著提高堆叠死区之间的带宽和降低延迟。在过去的几十年里,这一直是学术界和产业界积极研究的一个领域。人们对高密度3D技术的可行性、产量和成本、3D- ic设计实现基础设施、3D-测试等提出了疑问。在对3D-ICs进行了几年基于模拟的探索之后,手臂的研究决定这些问题的最好答案是建立一个演示。这需要设计、电子设计自动化(EDA)和制造之间的强大协作。

为了让这个演示成为现实,Arm与其他公司合作GlobalFoundries录制一个3D原型设计在2019年。该项目名为Trishul,目的是展示高密度、面对面、晶圆结合3D堆叠技术的可行性和准备情况,用于高性能、节能的设计。图1显示了一个代表的部分手臂Neoverse系统,以及子系统组件的框图,在3D中演示。我们很高兴地宣布,3D混合键合芯片已经完成制造,我们已经进行了全面的测试来测量和表征它们。主要的学习和测量结果发表在2020国际电子器件会议(IEDM),报告在半导体和电子器件技术、设计、制造、物理和建模领域的技术突破的首要会议。


图1:Arm Neoverse CMN-600和一个2×2网格在三维实现。只有蓝色和白色的“XP”块(NoC网格路由器)块在测试车辆中实现。

通过3D测试车辆(其GDS和模射如图2所示),我们在与3D堆叠相关的众多挑战中验证了我们的解决方案。即:

  • 高密度3D叠加技术就绪情况:我们展示了在12nm FinFET过程中使用5.76µm-pitch混合片键3D连接在3D中进行分割的同步缓存-相干网格互连,频率高达2.4GHz。
  • 3 d EDA:这是第一个使用新型3D实现流程允许两层之间的逻辑门和3D连接的协同优化。该流程与工业标准EDA工具流程兼容。
  • 3 d测试:测试车辆作为第一个已知的实现IEEE 1838 3DIC测试设计(DFT)标准。
  • 带宽和能源:我们展示了307gb /s的3D聚合带宽,记录带宽密度为3.4 TB/s/mm2, 3D堆叠模具的能源效率为0.02 pJ/钻头。
  • 无碰无物理设计:3D晶片键RC寄生可与片上全球导线相媲美。这意味着通过3D接口发送信号不需要特殊的接口电路,可以使用CMOS逻辑门驱动。此外,我们测量的3D模的门延迟是二维逻辑门延迟的顺序(<20皮秒!)。
  • 3D债券收益率及可靠性:我们展示了945个键合模对的测量和分析数据。共测试了来自多个晶片键合对的1350万信号3d晶片键合网络和2000万功率交付3d晶片键合网络。


图2:(a)顶部和底部模具GDS视图(b)放大视图,显示I/O单元连接到用于粘结前测试的顶部金属外围垫和背面C4凸点使用through silicon - via (TSV)进行粘结后3D测试(c) C4凸点,TSV和晶片键合垫俯视图(d)截面示意图和(e)相应的3D测试车辆的模具截面。

我们从3D测试车辆中验证的关键经验是,从电连接的角度来看,面对面的混合粘接技术不会带来任何显著的延迟损失。如果可以管理跨模过程的偏差,那么可以实现一个单时钟域同步设计,与最先进的基于凸模堆积技术相比,具有一个数量级的更高的带宽和更低的能量。3D堆叠可以显著提高片内存储容量和带宽,还可以提高系统的整体吞吐量,同时潜在地降低成本。

基于我们的发现,我们正在积极探索3d架构的机遇,以改善SoC性能、功率和成本,同时解决电力交付和热管理方面的挑战。我们相信,高密度3D堆叠技术与异构集成相辅相成,将引领下一代高性能、高能效系统的时代,超越当前的摩尔定律2D缩放范式。欲了解更多详情,请阅读论文全文



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