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5/3nm战争开始

新的晶体管结构是具有新工具和流程的地平线,但也有很多问题。

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一些晶圆代工厂正在市场上加速他们的新5nm工艺,但现在客户必须决定是围绕目前的晶体管类型设计他们的下一个芯片,还是转移到不同的3nm或更高级的芯片。

该决定涉及延长今天的期限finFETs到3nm,或者实现一种新技术叫做门 - 全面的FET(Gaa Fets)在3nm或2nm。来自FinFET的进化步骤,门满提供了更好的性能,但这些新的晶体管难以制造,昂贵,迁移可能是痛苦的。在加方面,该行业正在开发新的蚀刻,图案化等技术,帮助为这些节点铺平道路。

这些GAA场效应管的推出时间表因铸造厂而异。三星和台积电都在生产7纳米级的finfet,今年晚些时候他们还将生产5纳米级的finfet,以及大约5纳米的各种半节点产品。这些过程将提供速度和功率的改进。

不过,三星计划在3nm技术上跃进nanosheet场效应晶体管这是一种GAA晶体管,明年或2022年的某个时候。与此同时,台积电计划首先引进3nm的finfet。随后,台积电将在3nm或2nm的后期阶段引入GAA,据多名分析师和设备供应商称。

“台积电正在加速3nm Finfet,这是一个5nm的收缩,”IBS首席执行官亨尔特尔·琼斯说。“TSMC 3NM FinFET的风险产量为2020年。初始批量生产为第3季度2021年,三分之一的3NM发布前。TSMC的大门 - 全面的发展在12到18个月内落后三星。但台积电的攻击性3nm Finfet战略可以弥补滞后时间。“

然而,台积电继续评估其3nm选项,其计划可能会发生变化。拒绝详细说明的公司将很快披露其3nm计划。尽管如此,TSMC的移动将FinFET扩展为3nm是一个逻辑步骤。搬到新的晶体管可能会为客户带来潜在的中断。但最终,Finfets将用完蒸汽,因此TSMC别无选择,只能迁移到全面的门。

其他公司也在开发先进的工艺。英特尔,一个商业代工业务的小角色,正在出货10nm和7nm的研发。(英特尔的10nm芯片与代工工厂生产的7nm芯片类似。)与此同时,中芯国际正在研发16nm/12nm的finfet, 10nm/7nm的finfet。

所有的先进工艺都很昂贵,并不是所有芯片都需要3nm或其他先进工艺。事实上,不断上涨的成本正促使许多人探索其他选择。另一种获得缩放效益的方法是将先进的芯片放在一个封装中。几家公司正在开发新的、先进的包装类型。


图1:平面晶体管vs finfet vs纳米片FET。来源:三星

正在缩放?
芯片由三部分组成——晶体管、触点和互连线。这晶体管用作设备中的开关。高级芯片具有多达350亿晶体管。

互联它位于晶体管的顶部,由微小的铜布线方案组成,将电信号从一个晶体管传输到另一个晶体管。晶体管和互连是由一层称为中线(MOL)。MOL由微小的接触结构组成。

集成电路缩放是一种传统的改进设计方法,它缩小了每个工艺节点上的晶体管规格,并将它们封装到单片芯片上。

为此,每18至24个月每18至24个月的芯片制造商引入了一种具有更多晶体管密度的新工艺技术。给出每个过程(并且仍然是)给定数值节点名称。最初,节点名称与晶体管栅极长度尺寸相关联。

在每个节点上,芯片制造商将晶体管规模缩放为0.7倍,使行业能够为相同数量的功率提供40%的性能提升,并且区域减少50%。芯片缩放使新的电子产品具有更多功能。

作为芯片制造商的公式挥动了各种流程节点。但是,当传统的平面晶体管耗尽蒸汽时,20nm发生了大的变化。从2011年开始,芯片制造商迁移到FinFet,使他们能够扩展其设备。

然而,Finfets的制造更昂贵。因此,过程研发成本飙升。因此,现在,完全缩放节点的节奏已从18到30个月延伸到,甚至更长。

在高级节点,英特尔遵循0.7倍的缩放趋势。但从16nm / 14nm开始,其他人偏离公式,在市场上产生了一些混乱。

在那时,节点名称变得模糊,不再与任何晶体管规范相联系。今天,节点名称只不过是市场术语。高德纳(Gartner)分析师Samuel Wang表示:“节点名称越来越具有误导性,也越来越没有意义。”“例如,在5纳米或3纳米,没有一个单一的几何实际上是5纳米或3纳米。另外,厂商之间的流程通用性大大降低。同一节点的性能不同于台积电、三星,当然也不同于英特尔。”

高级节点的扩展速度也在放缓。根据IC Knowledge和TEL的数据,一般来说,7nm的铸造工艺包括从56nm-57nm到40nm的接触多晶硅间距(CPP), 5nm的接触多晶硅间距大约是45nm-50nm, 26nm的金属间距。CPP是一种关键的晶体管公制,测量源极和漏极触点之间的距离。

此外,价格/性能的好处不再遵循相同的曲线,促使许多人说摩尔定律已经走完了它的道路。

摩尔定律不是法律,而是一个观察到成为一个自我实现的预言,以保持半导体业务向前发展。摩尔定律的经济方面随着成本的增加而开始下降多个图案和EUV,”Douglas Guerrero说,高级技术专家布鲁尔科学。“计算能力的增加将来自新的设计和架构,但这不是缩放。这意味着未来的筹码将增加计算能力,但成本不一定与过去相同的速度下降。“

缩放并没有完全消失。人工智能、服务器和智能手机正在推动高级节点对更快芯片的需求。“十年前,有些人会说,‘谁需要更多的晶体管?该公司首席执行官藤村明(Aki Fujimura)说,一些人还认为,除了新奇的应用程序,世界上已经想不出如何利用更快的计算了d2。“今天,对于物联网来说,较低的成本加上足够好的性能和集成胜过更多更高的计算密度。但要制造速度更快、功率更低、每美元拥有更多晶体管的芯片,就需要更快的晶体管。”

显然,并非所有都需要高级节点。成熟过程中的芯片需求强劲。“这些产品卷展栏包括5G智能手机中的RF ICS和OLED驱动器IC,而设计成计算和固态驱动应用的电源管理IC,”合作社杰森王他在最近的一次电话会议上说。

扩展finFETs
与此同时,在芯片缩放方面,多年来芯片制造商对同一类型的晶体管遵循相同的工艺路线。2011年,英特尔转向22nm的finfet,随后代工厂商转向16nm/14nm的finfet。

在FinFET中,通过在翅片的三个侧面上实现栅极来实现电流的控制。Finfet有两到四个鳍。每个翅片具有不同的宽度,高度和形状。

英特尔第一代22nm的finfet的鳍距为60nm,鳍高为34nm。然后,在14nm时,英特尔的finfet具有42nm的鳍间距和高度。

因此,英特尔将鳍片做得更高更薄,以适应finFET的尺寸。“FinFET的缩放降低了横向尺寸,以增加单位面积上的器件密度,同时增加了翅片高度,以提高器件性能,”美国州立大学研究项目主任Nerissa Draeger说林研究所,在博客上。

在10nm / 7nm时,芯片制造商遵循相同的路径来缩放Finfet。2018年,TSMC发布了第一个7nm FinFET过程,其次是三星。与此同时,在若干延迟后,英特尔去年发货10nm。

到2020年,铸造行业的竞争将会加剧。三星和台积电正在提升5nm和各种半节点产品。3nm正在研发。

所有流程都很贵。根据IBS,3NM芯片的设计成本为6.5亿美元,而5NM设备为4.363亿美元,为7nm的22230万美元。这些是“主流设计成本”,这意味着在给定的技术迁入生产后一年。

与7nm相比,三星的5nm Finfet技术在逻辑面积上提供高达25%的逻辑面积增加,功率高出20%或更高的性能10%。

In comparison, TSMC’s 5nm finFET process “offers 15% faster speed at same power or a 30% power reduction at same speed with 1.84X logic density of the 7nm node,” said Geoffrey Yeap, senior director of advanced technology at TSMC, in a paper at the recent IEDM conference.

芯片制造商在7nm和5nm上做了一些大的改变。为了实现芯片的关键特性,两家公司从传统的193nm光刻技术过渡到极端紫外(EUV)光刻。使用13.5nm波长,EUV简化了该过程。

EUV并不能解决芯片缩放中的所有挑战。“解决这些挑战需要多种技术,这些技术延伸到扩展以外,包括使用新材料,新型的嵌入式非易失性存储器和先进的逻辑架构,沉积和蚀刻的新方法以及包装和尖芯设计的创新,”Regina Sereed,图案化技术董事总经理应用材料,在博客上。

与此同时,三星和台积区在幕后准备了他们的3nm流程。在过去的情况下,芯片制造商跟随了相同的路径,但根据今天的路线图,这就是供应商发散的地方。

“3nm可能会有几种不同的选择,比如finfet和栅极-全能,”Garner的Wang说。“这为客户提供了不同的成本、密度、功率和性能组合,以满足他们的特殊需求。”

如上所述,三星将在3nm处引入纳米片FET。台积电也在致力于它们,但计划扩展Finfets才能为另一代。“TSMC将在Q3 2021中有3nm FinFET,”IBS'Jones说。“TSMC的大门 - 全方网将在2022年或2023年左右。”

这就是代工客户必须权衡各种成本和技术权衡的地方。扩展finFET是一种更安全的方法。“许多客户认为台积电是一个低风险的供应商,”琼斯说。

尽管如此,全面地区围绕一定程度的性能。“与3nm FinFET相比,”3nm门 - 全方位具有较低的阈值电压,并且可能降低了15%至20%的功率降低,“琼斯表示。“但是性能差异可能低于8%,因为摩尔和BEOL是相同的。”

后端(BEOL)和Mol是先进芯片中的瓶颈。接触电阻是摩尔中的问题。

BEOL是用芯片制造铜互连的地方。互连在每个节点上变得更加紧凑,导致芯片中的电阻-电容(RC)延迟。finfet和栅极-全能是不同类型的晶体管,但它们很可能在3nm有相似的铜互连方案。RC延迟将是两个晶体管的问题。

还有其他挑战。当翅片宽度达到5nm时,finfet将失去动力。5nm/3nm的finfet正在突破这些限制。

此外,与其他节点的两个或多个翅片相比,3nm FinFET可以由一个鳍组成。“单鳍必须有足够的驾驶性。要将FinFET扩展到N3,我们需要一种特殊的技术来增强单翅片电力和/或减少后端寄生菌,“IMEC的CMOS器件技术总监Naoto Horiguchi说。

将FinFET延伸至3nm的一种方法是移动到P通道的锗材料。带有高移动频道的3nm FinFET将提供性能提升,但存在一些集成挑战。

搬到纳米棋盘
最终,finfet将停止缩放,促使芯片制造商转向一种新的晶体管,即纳米片fet或相关类型。

的势头nanosheet场效应晶体管开始于2017年,当时三星推出了3nm的多桥通道场效应晶体管(mbcet)。mbcet是一种纳米片FET。风险生产将于今年晚些时候开始,2022年开始批量生产。

台积电也在研究纳米片。在多年的研发中,纳米片FET是一种栅全能晶体管。相对于5nm的finfet,纳米片提供了适度的放大,但纳米片也有一些优势。

一个纳米片FET基本上是一个侧面有栅极环绕的finFET。纳米片由若干独立的、薄的水平片或薄片组成,它们垂直堆叠在一起。每一页构成一个通道。

栅极包围每一层,形成一个栅全能晶体管。从理论上讲,纳米片fet可以提供更多的性能和更少的泄漏,因为电流的控制是在结构的四面完成的。

最初,纳米片将有4片左右。Imec的Horiguchi说:“典型的纳米片宽度为12到16纳米,厚度为5纳米。”

这就是纳米电脑与Finfets不同的地方。用数量有限的翅片量化FinFET,这对设计人员提供了一些限制。“纳米液的优势在于它可以具有不同的纳米片宽度。根据设计人员的需求,每个设备都可以具有不同的宽度。这为设计师提供了一些自由。Horizuchi说,他们可以找到更好的性能和力量的甜蜜点。

例如,拥有更宽薄片的晶体管会有更多的驱动电流。薄片越窄,器件越小,驱动电流越小。

纳米片与纳米线有关。通道由导线组成,而不是薄片。通道宽度是有限的,这意味着更少的驱动电流。

这就是为什么纳米片场效应管越来越流行的原因。但是这种技术和3nm左右的finfet还面临着一些挑战。“finFET的挑战是在一定尺寸的栅极长度中对翅片宽度和翅片轮廓的量子控制。纳米片的挑战包括n/p不平衡、底层薄片效率、间隔层、栅极长度控制和器件覆盖。”(在IEDM,蔡教授讲授了3nm及其以外的技术。蔡铭超没有为一项技术背书,也没有透露台积电的计划。)

考虑到这些挑战,纳米柜FET需要时间升起。“移动到新的晶体管架构存在许多挑战,”Brower Science的Guerrero说。“肯定需要新材料。”

在一个简单的工艺流程中,纳米片FET首先在衬底上形成超晶格结构。外延工具在衬底上沉积硅锗(SiGe)和硅的交替层。至少,一个堆栈将由三层SiGe和三层硅组成。

然后,在超晶格结构中利用图案和蚀刻形成垂直翅片。超晶格结构和翅片形成需要精确的CD控制。

接下来是一个更困难的步骤——形成内部间隔。首先,在超晶格结构中SiGe层的外部部分是凹陷的。这就创造了充满电介质材料的小空间。台积电的蔡说:“我们需要内部间隔来降低栅源/漏极电容。”“内间隔的过程控制非常关键。”

有解决方案。IBM和TEL最近描述了一种新的蚀刻技术,用于内部间隔和通道释放过程。这涉及到各向同性SiGe干蚀刻技术与150:1的比例。

这种技术可以实现精确的内垫片。“SiGe的压痕需要对牺牲的SiGe层进行高度选择性的横向‘盲’蚀刻,”IBM的研发经理Nicolas Loubet在论文中说。

然后,形成源/漏极。之后,使用蚀刻工艺去除超晶格结构中的SiGe层。剩下的是基于硅的层或床单,构成了通道。

高k /金属栅极材料沉积在该结构中。最后,形成摩尔和铜互连,从而产生纳米晶片。

这是对这个复杂过程的简化描述。尽管如此,与任何新技术一样,纳米片可能有缺陷。这需要更多的检验和计量步骤。

“就像我们之前所做的架构转变一样,我们看到了纳米片在检测和计量方面的新挑战,”麻省理工学院过程控制解决方案总监Chet Lenox说心理契约。”检查另外,在释放内间隔层和纳米片的同时,还可以产生许多新的埋置缺陷模式。为计量在美国,集成电路制造商需要精确测量单个纳米片,而不仅仅是每个堆栈的平均值,以帮助减少其工艺可变性。”

它还需要新的技术。例如,Imec和Applied Materials最近发表了一篇关于用于栅极全方位的手术刀扫描扩散电阻显微镜(s-SSRM)技术的论文。在s-SSRM中,一个小手术刀切开结构的一小部分。这提供了一个截面来实现掺杂剂的轮廓。

更多选择
在研发方面,Imec正在开发更先进形式的闸门全方位,如CFETs以及针对2nm及以上的叉片fet。

到那时,IC缩放对于大多数最昂贵,特别是鉴于功率和性能效益的缩小。这就是为什么高级包装变得更加吸引力。而不是在同一模具上填充所有芯片功能,而是该想法是将设备分解成较小的模具并将它们集成在先进的包装中。

“这当然取决于应用程序,”该公司业务发展高级副总裁里奇·赖斯(Rich Rice)说日月光半导体。“我们肯定看到更多的活动,即使在深层亚微米节点中也会下降。它会继续。许多公司正在寻找它。他们正在决定他们不能或不想融入5nm。他们是寻找如何分区系统的活动。“

这并不容易。另外,还有几个包装表格上的选项,具有各种权衡,例如2.5D,3D-IC,小峰和扇出。

结论
可以肯定地说,不是所有的节点都需要高级节点。但苹果(Apple)、HiSilicon、英特尔(Intel)、三星(Samsung)和高通(Qualcomm)需要先进的技术,这是有充分理由的。

消费者希望具有更多性能的最新和最伟大的系统。大问题是下一个技术是否将以正确的成本提供任何真正的好处。

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6个评论

毛利军 说:

你好,
这是一个非常有趣的文章!谢谢你。
我想表达一个请求,但我找不到办法(在Facebook或Youtube频道上没有发送消息的选项),所以如果可能的话,我在这里发布了我的请求。
我是一个硬件pc家伙。但在过去的几个月里,我试图了解半导体市场以及节点设计如何影响性能。
我想问半导体工程是否有可能写一篇德赢娱乐网站【官方平台】关于英特尔10nm节点的文章,为什么他们设计和制造它如此困难?
我听到的唯一解释是,即使是在10+节点的情况下,他们也很难获得更多的内核和更高的CPU频率。当台积电和三星都在设计更高效、更强大的(我猜)节点时,他们怎么能竞争呢?
他们的10 nm节点只是一个跳板到7nm节点吗?
非常感谢你。

ed sperling. 说:

英特尔的10nm大约相当于台积电和三星的7nm。但与台积电不同的是,英特尔主要关注的是x86架构,而将x86扩展到下一个节点的好处可能不如改变整体架构和新的互连材料重要。英特尔强调芯片易于定制、多模桥接和更好的软硬件协同设计(特别是对低级软件),这可能比将功能压缩到下一个节点带来更好的好处。与此同时,亚马逊和谷歌等最大的系统公司正在为人工智能等应用开发自己的芯片,这些芯片肯定会从硅片上的更多处理元素中受益。因此,更多的是为它们增加加速器和大量冗余处理元素的可用空间,而不是由于芯片上有更多晶体管而获得性能和降低功耗。英特尔已经将自己定位在了边缘,无论是企业服务器还是汽车(移动眼架构),它需要多快扩展到下一个节点才能保持竞争力,甚至不清楚谁将是主要的竞争对手。但这不再是一种线性进程节点竞争。它变得越来越复杂,未来可能很难进行直接比较。

Tanj Bennett. 说:

翅片的原因之一是由基板的相对完美的单晶形成。GAA / NANOSHEET方法的微妙变化是必须存放渠道。在过去,将材料注定为无定形或多晶,但显然他们需要对这些装置进行晶体完美。什么时候解决了?

如果这个问题现在解决了,在3D建筑中可能会有其他的用途,相对完美的层现在可以在基材之上?

Tanj Bennett. 说:

OIC,我没有足够读取,注意SiGe和纯Si层(我用交替沉积形成的Sige)。因此,牺牲SiGe离开悬挂的Si纸张,并且通过电介质和栅极填充间隙。哇!这是壮观的工作。

斯图尔特•布朗 说:

感谢您的一个有趣和有趣的文章,已经有一段时间了,因为我探讨了筹码生产,其实25年。在Armidale University,仅限于乐趣,40年前,我调查了兰德威克技术学院的粒子物理学。在Tack Wreck的情况下,在The Tech Boom之后,在推出64位芯片时,增加了计算能力的难度。

在智能手机问世、平板电脑普及数年后,资本又回流了。外设先进快,像素密度大,RAM, flash,引进紧凑,面向互联网对象的软件。比如iOS和Android,在应用程序环境下,让设备,服务器和数据中心,搜索引擎都可以使用。

It’s fascinating, that my Xbox S, at a trillion calculations a second, 8X 64 bit cores, 8 GB of RAM, a 500 GB HDD, is out calculated by my iPad mini 5. With only 3GB of RAM, 64 GB of flash, because it uses a 7nm chip, at 6.9 billion transistors, to get 5 trillion operations per second.

写入芯片架构和软件,对于如此多的晶体管,已经变得更加繁重,我猜,所以一个神经网络,机器学习核心已经介绍。与早期相同的方式,大多数晶体管都变成了RISC,而不是CISC,带有CISC标题。VLIW在图形元素中表达,通常处于更高的比特率,128,即使是256位,如果我们查看当前的Xbox。它有12 GB的GDDR 5 RAM,闪存驱动器,而不是硬盘驱动器,每秒达到6万亿的操作。

下一个Xbox,每秒只能实现10万亿的操作,尽管使用16 GB的GDDR 6,更新的芯片,更快的闪存。因此,增加计算的成本相对于先前的进步,上涨。

有不同的路径围绕这个问题,RAM安装在CPU/GPU之上,以减少计算和存储之间的传输时间。我认为,在内存上安装闪存是有意义的。

随着时间的推移,3D,光学,量子技术将被使用,增加晶体管数量和计算速率。计算的进步,必须使用更快的RAM和闪存,减少瓶颈。许多计算机系统使用光学连接,以减少这些瓶颈,它们也具有较低的热型材的优点。无论如何,这是我的2美分价值,我只是一个网络管理员,所以我的观察可能有点火腿拳头和笨拙,与芯片设计师相比。

但是很高兴看到每秒计算的计算再次上升,即使我的iPad迷你5的软件数量,也已经增长到几乎就像我的笔记本电脑上一样。即使我确实发现自己,今年28家工厂重置,应用环境,100 MB / s,纤维到家庭互联网,都可以愉快。

虽然为什么我们没有更多的4k UHD,3D,超越了我和缺乏VR / AR内容,令人失望。Chrome继续前进,但它从我的NVIDIA盾牌电视的平滑度漫长而来。精心制作,复杂,与优雅和复杂的不一样,亲吻我说,保持简单的愚蠢。从Microsoft,到Apple到谷歌的东西仍然太难了,这是我的2位。

卢基 说:

有趣的gate -全能芯片最近申请了专利
由IBMhttps://uspto.report/patent/app/20200266060.

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