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5nm vs.3海里

一半的节点,不同的晶体管类型,以及许多其他的选择都增加了不确定性。

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铸造厂正在准备下一波的高级进程,但他们的客户将面临着混乱的令人困惑的选择 - 包括是否在5nm下开发芯片,等到3nm,或选择介于两者之间的东西。

到5nm的路径与到3nm的路径相比是明确的。在那之后,由于铸造厂在混合中增加了半节点工艺,如6nm和4nm,所以情况变得更加复杂。移动到这些节点中的任何一个都是非常昂贵的,而且好处并不总是明确的。

另一个令人担忧的问题是不断萎缩的制造业基础。在最先进的节点上,可供选择的铸造厂较少。代工行业曾经有几家领先的供应商,但随着时间的推移,由于成本飙升和客户基础的减少,该领域已经缩小。一般来说,供应商越少,技术和定价选择就越少。

如今,三星和台积电是仅有的两家能够提供7nm及以上工艺的代工厂,尽管这种情况可能会改变。英特尔(Intel)和中国的中芯国际(SMIC)正在开发先进工艺。英特尔,一个商业代工业务的小角色,一直在努力出货10nm。目前还不清楚中芯国际是否会推出研发阶段的7nm芯片。(英特尔的10nm制程与晶圆代工厂的7nm制程相似。)

与此同时,在先进节点,三星和台积电正在使用现有的finFET晶体管发运7nm工艺,两家供应商都将把finFET扩展到5nm。与传统的平面晶体管相比,finFETs是具有更好性能和更低泄漏的3d结构。

然后,在3nm,三星正在从finfet过渡到一种新的晶体管架构,称为ananosheet场效应晶体管这是finFET的演变。与此同时,台积电尚未公布其3nm生产计划,这让许多代工客户处于停滞状态。消息人士称,台积电显然正在评估几种选择,包括纳米片、纳米线和增强的finfet。英特尔、台积电和其他公司也在研究先进封装的新形式,作为可能的缩放选择。

尽管如此,晶体管技术可以在3nm上向不同的方向发展。finfet还在使用中,但这项技术需要一些突破。根据某个组织的路线图,业界很可能需要准备好过渡到3nm的新架构和/或2nm的下一个半节点。

“5nm仍然是一个finFET,”该公司逻辑项目总监Naoto Horiguchi说Imec。“那么,假设在N3,我们正进入从finfet到其他器件架构的过渡时期。我们认为这是一种纳米薄片。”

纳米片FET是一种gate-all-around(棉酚)的体系结构。这不是唯一可能的情况。“这个行业非常保守。他们将努力尽可能地扩大finFET。“在3nm,我们有一个窗口使用finFET。但是我们需要在finFET的整体改进方面进行一些工艺创新。

Chipmakers是否保持7nm或迁移到5nm,3nm或新的半节点?7nm为大多数应用程序提供足够的性能,这就是为什么它将是一个长时间运行的节点。超过7nm,表格上有几个高性能选项,成本更高。如果这些新技术会按时出现,它仍然可以看到。


图1:平面晶体管VS FINFET VS NANOSHEET FET。来源:三星

铸造洗牌
芯片由多个晶体管组成,其用作设备中的开关。几十年来,IC产业保持步伐摩尔定律,其原理是器件中的晶体管密度每18到24个月就会翻一番。

因此,在这种节奏下,芯片制造商引入了一种新的工艺技术,具有更多的晶体管密度,使行业能够降低每个晶体管的成本。在每个节点上,芯片制造商将晶体管规格提高了0.7倍,使得该行业在同等功率下实现了40%的性能提升,面积减少了50%。

由此,集成电路产业蓬勃发展。例如,从上世纪80年代开始,它为更快、更低价格的个人电脑铺平了道路。

根据IBS的数据,到2001年,有超过18家芯片制造商拥有能够处理130nm芯片的晶片厂,这在当时是最先进的工艺。当时,也有几家新兴的代工供应商,主要在较老的晶圆厂的成熟节点为其他人生产芯片。代工厂也为无晶圆厂设计公司生产芯片。

到那个年代末,晶圆厂和工艺成本上升。由于负担不起成本,许多芯片制造商转向了“晶圆厂”模式。换句话说,他们在自己的晶圆厂生产一些芯片,而将一些生产外包给铸造厂。

随着时间的推移,越来越少的芯片制造商在自己的晶圆厂生产尖端设备。一些人放弃了工厂或退出了该行业。

尽管如此,代工模式在2000年代开始起步。晶圆代工厂在技术上落后于英特尔和其他公司,但他们仍然允许设计公司使用各种工艺。

下一个重大变化发生在20nm,当传统的平面晶体管碰到壁和遇到短通道效应。作为回应,英特尔在2011年转向了下一代晶体管技术,即22nm的finfet。铸造厂改用16nm/14nm的finfet。

与平面晶体管相比,finfet有几个优点。“在这个方案中,整个晶体管在垂直方向延伸的通道是提高衬底和鳍的门环绕着三面。门较大的接触面积在一定2 d足迹允许更好地控制漏电流,”马特Cogorno和行长Miyashita显示应用材料在一个博客。科哥诺是全球产品管理总监,宫下是技术人员的高级成员。

FinFET也是更复杂的装置,这些装置难以在每个节点处制造和缩放。因此,过程研发成本飙升。所以现在,完全缩放节点的Cadence从18个月到2.5年或更长时间延伸。

IC设计成本也在继续上升。根据Gartner的数据,设计一个28nm平面器件的成本在1000万美元到3500万美元之间。相比之下,根据Gartner的数据,设计一个7nm系统芯片(SoC)的成本在1.2亿美元到4.2亿美元之间。

“设计成本因SoC的复杂性而有很大差异,”高德纳(Gartner)分析师塞缪尔·王(Samuel Wang)说。大约三分之二涉及硬件芯片设计。其余的成本包括软件开发、掩模成本和产量改进。随着时间的推移,设计成本也会下降。”

尽管如此,成本趋势已经改变了集成电路的格局。随着时间的推移,能够负担得起最先进节点的设计成本的IC公司越来越少。这些公司中有许多现在依靠铸造厂来满足生产需求。

较少的客户,加上飙升的制造成本,影响了前沿铸造景观。例如,16nm / 14nm市场 - GlobalFoundries,英特尔,三星,TSMC和UMC中有五个芯片制造商/铸造厂。SMIC也在工作14nm finfets。

但在7纳米时,还有另一个变化。工艺和制造成本持续上升,但投资回报令人怀疑。因此,GlobalFoundries和联电去年停止了各自的7nm制程工作。这两家公司仍然活跃于16nm/14nm市场。

展望,三星和台积电在7米及以后正在全速发展。经过重复延误,英特尔计划于2019年中期发货10NM,其中7nm Slated为2021年。SMIC,同时尚未宣布时间范围。

但并不是所有的铸造客户都需要先进的节点。28nm及以上的市场仍然繁荣。“这取决于产品的供应,”Gartner的Wang说。“有些产品要求最高的性能。设计人员仍然可以使用遗留节点。非要求流程的设计可以与N-1和N-2节点共存。”

其他人也同意。“从经济的角度来看,现在有多少公司能买得起最前沿的硅?”这个数字正在减少。对于非常、非常高性能的市场,总是会有这样的需求。但在供应链中,从量的角度来看,中间的缺口正在扩大。未来的前沿需要7、5甚至3纳米。但其他所有人的速度都放慢了不少联华电子

尽管如此,在服务器和智能手机等特定应用程序中仍需要尖端芯片。随后,大量新的人工智能芯片初创公司浮出水面。许多公司正在为机器学习和深度学习设计芯片。

“毫无疑问,能够以比现在快10倍的速度计算,即使是非技术市场,也将具有商业价值和竞争力。所有深度学习的独特成就都是这一点的证据。对更高计算能力的需求几乎看不到尽头,”东芝首席执行官藤村明表示d2

“对计算能力的需求经历了几个大的班次,首先是GPU,然后最近在深入学习中,”富士拉说。“深度学习是一种巨大的模式匹配技术,其中神经网络培训是一个迭代优化问题。既然,世界已经想出了一种处理大量数据的机制,并以推理程序的形式将其转化为有用的信息,所需的计算量具有可用的数据量。由于所有问题域的可用数据每个都在几何上增加,因此实际上保证所需的计算能力将大幅增加只是为了处理深度学习负载。“

目前还不清楚人工智能芯片是否需要5nm以上的工艺,但肯定需要更多的计算能力。不过,迁移到这些节点并没有变得更容易或更便宜。

5nm vs 3nm.
与此同时,台积电在2018年初达到了一个重要的里程碑,成为世界上第一个7nm出货量的供应商。后来,三星也加入了7nm的竞争。根据IC Knowledge和TEL的说法,一般来说,基于finfet, 7nm的铸造工艺包括56nm到57nm的栅极间距和40nm的金属间距。

在其第一个7nm版本中,台积电使用了193nm的浸没光刻和多重图案。今年晚些时候,台积电将推出一款使用7nm芯片的新版本极端的紫外线(EUV)光刻。EUV简化了过程步骤,但这是一项昂贵的技术,有其自身的挑战。

现在,台积电正在为2020年上半年的新5nm工艺做准备。台积电的5nm技术比7nm快15%,功率低30%。定于明年推出的第二版5nm芯片速度要快7%。两个版本都将使用EUV。

台积电(TSMC)在5nm领域获得了一些吸引力。国际商业战略(IBS)首席执行官韩德尔·琼斯(Handel Jones)表示:“苹果、hisilic和高通预计将在2020年实现5nm芯片的大规模生产。”“到2020年第四季度,晶圆产量将达到每月4万至6万片。”

台积电5nm的采用率低于7nm。一方面,5nm是一个全新的工艺,升级了EDA工具和IP。此外,它的成本更高。一般来说,根据Gartner的数据,设计一个5nm器件的成本在2.1亿美元到6.8亿美元之间。

一些芯片制造商希望在没有5nm高成本的情况下实现7nm的迁移。因此,台积电最近推出了一种名为6nm的新半节点方案,这是一种成本较低的方案,但需要做出一些权衡。

“N6和N5的数字看起来相当接近,但它们仍然有很大的差距,”台积电首席执行官魏则西(c.c. Wei)在最近的一次电话会议上表示。“与N7相比,N5的逻辑密度增加了80%。N6和N7相比只有18%。所以你可以看到在逻辑密度和晶体管性能上有很大的不同。因此,N5芯片的总功耗更低。如果你搬到N5,会有很多好处。但是,N5是一个完整的节点,客户需要花时间来设计他们的新产品。N6的美妙之处在于,如果他们已经在N7中设计好了,他们只花了很小的努力。他们可以转移到N6并获得一些好处。根据产品特点和市场,(客户)将决定购买哪一种产品。”

与此同时三星最近推出了5nm,预计在2020年上半年推出。与7nm相比,三星的5nm finFET技术提供了高达25%的逻辑面积,降低20%的功率或提高10%的性能。

三星还推出了一款新的6nm半节点,为客户提供了另一种选择。三星代工业务市场副总裁Ryan Lee表示:“6nm比7nm更具可扩展性,而且IP可以重复使用。”此外,三星还在研发一种4nm finFET工艺。到目前为止,关于这项技术的公开信息还很少。

在5nm之后,下一个完整节点是3nm。但是3nm不适合胆小的人。根据IBS的数据,设计一个3nm器件的成本在5亿美元到15亿美元之间。根据IBS的数据,工艺开发成本在40亿到50亿美元之间,而一家晶圆厂的成本在150亿到200亿美元之间。IBS的Jones说:“在相同成熟度的基础上,3nm晶体管的成本预计将比5nm高20%到25%。”预计与5nm finfet相比,其性能将提高15%,功耗将降低25%。”

三星是迄今为止宣布其3NM计划的唯一公司。对于该节点,铸造厂将转移到一个名为Nanosheet的新门全网技术。台积电尚未披露其计划,让一些人相信它在曲线后面。“在3nm,三星在2021年具有高次批量生产的可能性,”琼斯说。“台积电正在加快开发,试图缩小三星的差距。”

在3nm,台积电根据来源,正在查看纳米齿轮FET,纳米线FET甚至FinFet。扩展FinFET的一种方法是通过使用通道中的高迁移率材料,即锗。今天的Finfet器件在通道中使用硅或硅 - 锗(Sige)。较大的锗混合物可用于提高通道移动性,这指的是电子电子可以通过装置移动的速度。控制缺陷是这里的挑战。

扩展finFET是有意义的。一个3nm的finFET提供了一个从今天的5nm finFET迁移的路径。但也有一些挑战。理论上,当鳍片宽度达到5nm时,finFET达到了极限,这与现在的鳍片宽度很接近。Imec的Horiguchi说:“今天,我们在标准电池中使用两个NMOS鳍片和两个PMOS鳍片。“在3nm技术的一个重要方面,我们需要采用标准电池设计的单鳍结构。单鳍必须具有足够的驾驶性能。为了将finFET扩展到N3,我们需要一种特殊的技术来提高单鳍功率和/或减少后端寄生。”

除了高流动性的finFET外,下一个选择是全方位闸门。2017年,三星推出了所谓的3nm多桥通道场效应晶体管(mbcet)。mbcet是一种纳米片FET。三星的首个mbcfc将在2020年转入风险生产。

纳米片比finfet有一些优势。在finfet中,栅极被包裹在鳍片的三面,而在纳米片中,栅极位于鳍片的四面,可以更好地控制电流。

与5nm相比,三星的纳米型FET提供高达45%的逻辑面积效率增加,功耗降低50%或更高的性能35%。“FinFET结构在可扩展性方面具有一些限制,因为电源电压不能降低0.75。三星的Lee说,我们采用这种纳米片结构进行了创新,以减少0.7伏下方的电源电压。“

有几种类型的栅极全方位技术,包括纳米片场效应管和纳米线场效应管。全能门本身是从finFET进化的一步。在闸门-全能,一个finFET放置在它的一边,然后被分成独立的水平块。每个独立的部分组成了通道。一种栅极材料包裹每片。

与纳米线FET相比,纳米晶体FET具有更宽的通道,其转化为更具有性能和驱动电流。“纳米仓有更大的有效宽度,”IMEC的Horiguchi说。“纳米线对静电非常好。但横截面相当小。这不会带来有效通道宽度的优势。“

有几个挑战与门全面的架构。通常,它们只提供超过5nm的缩放升压超过5nmFFET。在工厂中制作门全面技术是挑战性的。

该公司执行副总裁兼首席技术官Richard Gottscho表示:“当你在3nm及以下开始推出下一代闸门全能产品时,复杂性将达到另一个数量级。林的研究。“起初,它看起来像一个FinFET的修改。但是要求收紧,该门 - 全面架构的复杂性明显大于FinFET。“

在纳米片工艺流程中,第一步是在衬底上沉积薄而交替的SiGe和硅层。“在这种情况下,你有一个硅,硅锗和硅堆。我们称之为超晶格,”应用材料公司工程管理高级主管金南成(Namsung Kim)在最近的一次采访中表示。“因为我们有锗含量,我们需要一个良好的屏蔽衬里层。”

至少,一个堆栈将由三层SiGe和三层硅组成。然后,在堆栈上标出微小的片状结构。随后,形成了浅沟槽隔震结构,随后发展了内垫片。

然后,在超晶格结构中除去SiGe层,使硅层具有它们之间的空间。每个硅层形成装置中的纸张或通道的基础。下一步是为门沉积高k材料。“在纳米线之间,最小分离。距离非常小。挑战是您如何存放工作功能金属厚度,“金说。

该行业多年来一直致力于全方位门户,但仍存在一些挑战。“主要挑战之一是寄生电容,”Kim说。“如果你问我全方位技术的最大挑战是什么,有两个。一个是间隔层,另一个是底部隔离层

接下来是什么?
那么全能门或纳米片能发展到什么程度呢?“纳米片可以延伸2到3个节点。铸造厂可以在N3上引入纳米片。下一代可能是肯定的。在那之后,我们可能必须改变纳米片的集成或结构。但它仍然是一个纳米片架构,”Imec的Horiguchi说。

在研发方面,该行业正在研究如何改进先进节点的全方位栅极和finfet。在这一点上,全方位栅极器件仅提供了相对于finfet的适度的缩放提升。例如,Imec之前的纳米片的栅极间距为42nm,金属间距为21nm。相比之下,5nm的finFET可能有48nm的栅极间距和28nm的金属间距。

在实验室中,Imec演示了一种p型、双叠栅全能器件的可扩展性,该器件的通道中含有锗。使用无扩展方案,Imec开发了一种栅极长度约为25纳米的纳米线。这也可以用于纳米片。和之前的版本一样,导线的尺寸是9nm。

锗可以将finFET扩展到5nm以上。Imec展示了Ge nfinfet具有Gmsat/SSsat和PBTI的高可靠性。这是通过改进更换浇口高k工艺来实现的。

然而,finFET技术能否延伸到3nm还有待观察。目前还不清楚纳米片是否会准时出现。事实上,在不断变化的形势中有许多未知和不确定性,也没有明确的时间表来确定何时会更清晰。

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16评论

兰德沃克 说:

谢谢你马克。作为一个非从业者,我发现这个概述非常有价值。至少对我来说,可访问/信息平衡是恰到好处的。

米罗 说:

一个伟大的概述!多谢。

Kalle 说:

精彩而详细的专家分析,对于一个业余爱好者来说相对容易阅读。谢谢你!

彼得亚雷格拉博夫斯基 说:

一个非常明确和信息丰富的文章。非常感谢标记!

大卫利瑞 说:

服务器和交换应用中ic 10年使用寿命的可靠性预期是不可伸缩的。目前还不清楚7nm是否能在ASIC使用条件下使用10年。我希望看到关于N+硅技术的文章,阐述如何评估和缓解可靠性挑战。

Krishna Kireeti 说:

这是一篇非常详细和翔实的文章。多谢。

马克·大卫利文森 说:

硅的晶格间距为0.54 nm,所以一个5nm的硅结构小于10个晶格常数-大约20个最近的邻居原子。有人担心吗?

约翰林根 说:

伟大的文章马克!然而,我对节点的定义感到困惑,不再确定7nm、5nm或3nm是否代表一个实际的CD。你能解释一下节点的定义吗?对于台积电、三星和英特尔来说,“7nm”节点是否相同?也许行业需要一个新的衡量标准(MT/mm2)?

Mark Lapedus. 说:

嗨约翰,我同意你的看法。节点令人困惑。从历史上看,技术节点名称基于所使用的最紧固间距的一小部分,通常是最好的路由间距(金属2)。看到的:
//www.fat-nurse.com/nodes-vs-node-lets/

现在,节点名是任意的数字。他们是没有意义的。不要在短期内寻找任何标准。

然而,台积电和三星的7nm规格有些相同。英特尔的10nm芯片大致相当于铸造厂生产的7nm芯片。看到的:

https://fuse.wikichip.org/news/1479/vlsi-2018-samsungs-2nd-gen-7nm-euv-goes-hvm/

https://fuse.wikichip.org/news/2408/tsmc-7nm-hd-and-hp-cells-2nd-gen-7nm-and-the-snapdragon-855-dtco/

布莱恩·C。 说:

谢谢你,马克,你写出了这么长的文章,值得一读。

Gaurav高尔 说:

写得好的和信息。感谢您发布本文。

我很惊讶,我认为很多其他人也会感到困境,要了解美国已经在半导体铸造业务的韩国和台湾落后于韩国和台湾。

纳兰德拉 说:

让我惊讶的是,在人们认为摩尔定律“有效”的区域内,增长了25%或50%。过去,人们每两年就会增加一倍的晶体管数量(或增加100%的面积)。我们来解决一个复利问题,每两年增加25%,50%和100%。
在6年,
对于100%,面积= x*(1+ 1.00)^3 = 8x
对于50%面积= x*(1 + 0.5)^3 = 3.375 x
25%面积= x *(1 + 0.25)^ 3 = 1.95 x

20年来,
对于100%,面积= x*(1+ 1.00)^10 = 1024x
对于50%,面积= x*(1 + 0.5)^10 = 57.66 x
25%面积= x*(1 + 0.25)^10 = 9.31 x

另一种方式来看,它的价格是25%的速度,需要62年才能实现过去20年的相同面积增加。

为什么不承认摩尔定律结束了?是的,我们仍然会改进,但与摩尔定律不同。

格伦沃尔德罗普 说:

我不明白人们需要说英特尔的10nm接近台积电或三星的7nm。

从22nm和下降期间浏览光刻的实际规格,它们实际上并不是那么不同,TSMC和三星的7nm与英特尔的10nm之间的一个主要区别在于7nm实际上是目标,在批量生产和有利可图。

英特尔在10nm上亏了很多钱,性能不好,时钟速度低,功耗高。

10nm+和冰湖可能是英特尔需要的产品,但它仍然是移动的。英特尔的10nm远不及其竞争对手的7nm *,因为在他们扔掉第一个版本重新开始后,它几乎不能工作*。

英特尔如此坚决地要让他们的10nm比其他公司的7nm更好,以至于它甚至不能工作*。

格伦沃尔德罗普 说:

Narendra,报价是“这一原则,即每两年即可预期电脑的速度和能力每两年将增加两倍,因为微芯片数量的晶体管数量的增加可能含有。”

这和每平方毫米的平版印刷没有关系。你误解了这个定律,而不是否定它。

他也只希望这种情况能持续几年。他在多次采访中都这么说过。然而,我们正在接近光刻技术改进的终点。一个电子的电磁场大概是1-2nm,更高的电压和电流会增加这个,所以从这里开始,它会变得更加困难。

话虽如此,我们实际上并不是说大部分的部件都是7nm的,大多数更大,一些更小。

还有一点是,为晶体管供电的电路必须更大,才能为晶体管提供电流以实现开关,更小=更热=更多电阻=更热=更低电压=更多电流=更热。

它将结束,或者至少不再经济。

纳兰德拉 说:

这是文章摩尔在1965年写的。

我没有误解法律。它是关于每个集成电路的最小成本的组件(晶体管)的数量。成本是由产量决定的,而产量取决于集成电路的面积。所以,摩尔定律表明,你在单位面积上增加晶体管的数量。这就相当于每两年增加100%的面积。

英特尔将花整整5年时间(2014年底出货14nm)完成这项任务,直到他们出货10nm。

摩尔文章中还有一个有趣的段落,他谈到了“估计的日子”或结束趋势。他基本上表示,当您开始看到尖峰型设计时,趋势已经结束。确切的单词“它可能被证明是更经济地构建出较小的功能的大型系统,这些功能是单独打包和互连的。”

问题是,公司的营销部门永远不会承认摩尔定律已经过时。管理层不承认这一点,因为他们可能不得不解释在无利可图的技术上押错赌注的原因。
因此,他们对研发的哲学是这样的,“跳动将在士气改善之前继续”。

clh 说:

我在三星和台积电做过14nm和7nm的工作,三星的设计总是比较简单。似乎台积电的验证平台总是由非用户或其他更复杂的东西来完成。

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