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7nm光刻选择

用于图案化下一代芯片的四种可能的场景。

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芯片制造商正在加快他们的16nm/14nm逻辑工艺,10nm预计将在今年晚些时候进入早期生产。除非光刻技术取得重大突破,否则芯片制造商目前在16/14纳米和10纳米都使用今天的193nm浸没和多重图案。

现在,芯片制造商专注于7nm的光刻选项。为此,他们希望在7nm-Extreme紫外线(EUV.)光刻,193nm浸液多模式

可以肯定的是,行业乞求EUV,因为它将在7nm中简化图案化过程。但正如它所掌握的那样,EUV仍然没有准备好7nm的大批量生产,这是2018年至2019年的第7亿。

EUV可能会在7nm处发生,但还有证据表明该技术可以拆除并推出5米。EUV正在进行明显的进展,尽管电源,抵抗和掩码基础设施仍存在问题。

英特尔光刻硬件和解决方案主管Mark Phillips在评论英特尔的EUV,也许是整个行业的状态时说:“目前的推出和生产是一个何时而非是否的问题。极紫外光刻技术非常适用于7nm节点,但我们只会在准备好时使用它。”

考虑到这些因素,铸造厂正朝着两个方向发展。现在,如果技术成熟,英特尔和三星都希望在7纳米的特定层插入EUV。两家公司还计划在7nm上使用浸入/多模式。

相比之下,台积电似乎是7nm的多模式路线。该公司将在7米处“锻炼”或发展EUV,但计划在5nm下插入EUV。尽管该公司保持其选项,但欧盟可能无法为TSMC的7nm卷展栏提供准备好。

同时,globalfoundries继续权衡其7纳米光刻选择。它可能会首先在7nm处插入浸入/多图案。

此外,芯片制造商也在考虑7nm的其他选择,包括定向自组装(定向自组装),多波束eBeam光刻。另一种技术,Nanoimprint光刻,是为NAND提供的闪光

要确定,这是一个令人困惑的画面。为了帮助行业领先于曲线,半导体工程已经看了几种可能的场景和7nm的设计影响。德赢娱乐网站【官方平台】

在7纳米时,有多种情况。每个芯片制造商可能会走不同的道路。但总的来说,业界正在关注7纳米的四种主要模式:

1.芯片制造商不会在7nm处插入EUV,而是只使用浸入/多图案。
2.芯片制造商首先使用浸入/多模式。然后,将EUV插入稍后的流中,这是有意义的。
3.芯片制造商同时插入浸入/多图案和EUV。
4.芯片制造商使用另一种技术,如DSA和多波束。

赢家和输家
这很难预测哪些方案将基于过去的事件占上风。例如,多年前,该行业预测193nm波长光刻将在45米处击中墙壁。然后,该行业将插入下一代光刻(NGL)技术,例如EUV,多光束或纳米视图。

显然,这个预测是错误的。今天,NGL仍然延迟,仍然没有准备好,而193nm浸没技术已经挑战了物理,仍然是工厂的主力技术。

但鉴于10nm及以后的图案化挑战,该行业遭到了一种新的解决方案。

首先,将今天的16nm/14nm finFET扩展到10nm和7nm是很困难的。在finfet中,有四个部分需要图案鳍;门;金属;并通过。每个部分可能需要不同的工具类型或技术。每件作品都有不同的选择。

因此,LITTORGURES将需要在其工具箱中提供一系列技术。那么哪种平移技术将是最终的赢家和输家?

“每个人都想知道哪种技术将会胜出——多模式、EUV还是DSA,”David Fried说,他是该公司的首席技术官科森特,推测建模工具的供应商。“这是我看来,所有这三个人都将赢得胜利。他们都可以生活在同样的技术和流动中。“

甚至可能是多梁的地方。炸的说,决定使用一种选择或另一种选择取决于若干因素,例如可制造性,模式保真度,吞吐量和产量。“一切都恢复了成本。”

场景#1 - NO EUV
在任何情况下,7nm的图案化情景是什么?第一个情景是芯片制造商不会在7nm时插入EUV。相反,它们将完全使用193nm浸入/多图案。

在这种情况下,EUV可能无法及时准备好给定的芯片制造者的7nm卷展栏。或者,EUV准备好或几乎在那里,但芯片制造商在技术成熟之前不愿冒险。

还有时间上的问题。“我认为7nm代工风险生产将在2017年底开始扩大,”该公司高级成型部主管Greg McIntyre表示IMEC.

“为了实现斜坡日期,你必须提前大约两年确定流程假设。然后设计套件必须提前一年准备好,这意味着(铸造厂)将不得不在几个月前就锁定他们的工艺假设。“尽管在EUV方面已经取得了很大的进展,但在过去的两年中,将EUV作为一种过程假设来锁定是有点冒险的。”

这并不是说行业想要多模式的EUV。例如,根据ASML的说法,在7纳米波长下,有34个光刻步骤。根据ASML的说法,仅EUV一项,就只有9个步骤。

实际上,EUV提供了几个优点。问题?EUV尚未在7nm批量生产,因为目前仍然存在技术差距。

另一方面,光学光刻和多图案达准备好了。事实上,ASML和尼康已经发运了193NM浸没扫描仪,专为大批量7NM生产而设计。

但如前所述,193nm波长光刻达到40nm半间距的物理极限。为了扩展光学光刻,芯片制造商必须在FAB中部署多图案化方案。

不过,通常情况下,多图案生产需要更多的工艺步骤,这就意味着生产的复杂性、更长的生产周期和更高的成本。

一种多图案模式称为双图案模式,有时称为lithoc -etch- lithoc -etch (getkc id= " 191″kc_name= " LELE ")。LELE需要两个单独的光刻和蚀刻步骤来定义一个单层。LELE提供了30%的减少pitch。7nm可能需要三重图案或LELELE。

其他主要方案是自对准双模式(SADP)和自我对齐的四重标签(SAQP)。这些过程使用一个光刻步骤和附加沉积和蚀刻步骤以限定间隔物状特征。

每个铸造厂倾向于在不同的层上使用不同的方案。SADP/SAQP有时用于图形finFETs。LELE用于临界金属层。

“有些人在做乐谱,”富人智慧,技术董事总经理说林的研究。“有些人在做SADP和SAQP。大多数公司都是混合使用这两种方法,这取决于你所谈论的层次。”

在fab中,最大的挑战是精确地执行多图案方案。例如,在SAQP中,基于间隔层的结构有三个独立的关键维度(CDs)。“它们必须是一样的,”林研究公司(Lam Research)负责全球产品的执行副总裁里克·戈特朔(Rick Gottscho)说。

如果它们不匹配,设备中有不必要的可变性。总而言之,目标是减少或消除使用各种过程控制技术的变化。“它归结为过程控制,”明智说。“它归结为您控制沉积和转移蚀刻的程度。”

还有其他问题。“它还提出了一些覆盖挑战,”蚀刻业务部门的副总裁兼策略和营销负责人说应用材料。“你还会遇到边缘放置误差的问题。”

覆盖涉及到扫描仪的能力,使不同的层准确地排列在彼此之上。如果它们没有对齐,就会导致叠加错误。同时,边缘放置误差被测量为预期和印刷轮廓之间的差异在一个布局。不必要的叠加和边缘放置错误会影响芯片的性能和成良率。

多模式化影响流中的其他步骤。该公司战略技术高级总监迈克•阿德尔(Mike Adel)表示:“层级正在增加。KLA-Tencor。“从计量学的角度来看,这具有非常重要的影响。这推动了大量的计量学研究。”

无论如何,如果7nm使用多图案而不使用EUV,这对IC设计界意味着什么?

“一般来说,更高级的节点正在迁移到更规则(即受限、单向等)的布局样式,”David Abercrombie说,他是该公司高级物理验证方法论项目经理导师图形。“这提供了过程保证金的优势,以及帮助在某种程度上简化多图案化分解。如果没有EUV,则为TP,QP和SADP等多图案化风格的要求将至少需要设计人员来处理与这些方法相关的新类型的错误。例如,TP和QP错误不仅仅是奇数与偶数循环。因此,设计团队需要通过新的学习曲线与他们在早期节点中所做的内容。分解不会是噩梦,但布局和错误之间的原因和效果关系变得更加抽象。

Abercrombie指出,这将推动两个创新领域。“首先,在EDA方面,该工具需要找到创造性的方法来呈现错误并协助调试。其次,设计团队将需要创新自己的限制性设计方法,以便通过施工布局更好地保证正确,“他说。

场景# 2-EUV +多图案
另一种情况是,芯片制造商最初将在7nm上插入浸入/多图案。然后,当EUV准备好,该技术被插入到道路选择层。

这种情况是芯片制造商最希望看到的。“EUV已经被拖延了很长时间。在此期间,193nm浸没技术一直是半导体行业的主力技术。三星。“但在7nm的情况下,情况是不同的。当然,193nm浸没有(高级)技术,但问题是成本。情况我们需要EUV。“

还有技术问题。“我可以制作不错的线条和空间(用光学),”GlobalFoundries技术研究高级和技术研究高级总监哈里·莱希森说。“但我需要多少条削减,那些人的位置在哪里?为了使这些尺寸的接触孔有很多挑战性。这就是如果我们想要光学地做到这一点,那就是压力的地方。“

不用说,芯片制造商想要极紫外,但插入取决于技术的成熟程度。今天,ASML发布了其最新版本的EUV扫描仪NXE:3350B。13.5nm工具的数值孔径为0.33,分辨率为22nm。

今年年底,ASML希望推出另一个版本——NXE:3400B。新版本有一个升级的瞳孔设计更高的分辨率。

在该领域,ASML的EUV工具配备了80瓦的电源,每小时可生产75片晶圆。工具可用性大约是70%到80%,低于行业的目标水平。

2016年,ASML计划推出125瓦的电源。但和以前一样,芯片制造商在将EUV投入生产前需要250瓦的电源。阿斯麦计划在今年或明年展示一种250瓦的电源。

Imec的McIntyre表示,"今年很有可能出现125瓦的发电量。"“到明年的某个时候,我们应该有希望看到上升到250瓦。所以它的方向是正确的。正因为如此,在材料开发、薄膜和掩膜缺陷改进方面有了更多的进展。”

尽管如此,问题很清楚:EUV将准备好7nm吗?它是什么时候使经济意义使用它?“我们必须仔细使用euv,”英特尔的飞利浦说。“我们需要替换至少三个193nm掩模,加上多个图案化的流量中的其他流程步骤,以便它具有成本效益。

“简而言之,我们无法在任何地方使用(EUV),”飞利浦说。“含义是,我们将继续使用193NM沉浸在可能的情况下,以便保持晶圆在控制中的成本。”

假设EUV准备好了,然后呢?在7nm波长下,芯片制造商将在晶圆厂中实施某种形式的互补光刻技术。在这种技术中,第一步是用193nm的浸没来制作线条或光栅。

然后,困难的部分是把线条切成精确的图案。为此,芯片制造商希望利用EUV来进行切割和过孔。

但是,芯片制造商仍然需要在7nm的EUV多图案,这是一个最复杂的过程。考文特的弗里德说:“当我们将EUV插入时,它可能需要带有SADP的EUV。”“它也可能需要SADP和DSA愈合。可能一层是DSA,另一层是EUV。”

所以,在任何情况下,设计意义是什么?“仍然尚不清楚,确切需要什么设计限制来使欧盟变得良好,”Mentor的Abercrombie说。“它可能会发现EUV层比具有高级多图案的相同层需要更多限制的布局限制。”

情景#3-EUV准时
第三种可能可能是最不可能的。在7nm的早期阶段,EUV将准时到达并被插入。

阿伯克龙比说:“如果EUV与早期的7nm时间线相交,这是不太可能的,因为早期的设计工作开始于7nm,它可能只会被用于一到两层,否则将需要四个口罩。”“在EUV部署生命周期的早期,风险在于如果出现意外的运行时间或质量问题,可能会出现严重的过程停机时间和生产延迟,直到这些问题得到解决。你甚至可能在那些层上看到并行流,所以有一个多图案备份到EUV层准备好了。”

场景# 4-Alternative方法
另一种选择是电子束或直写光刻。直接写使用电子束工具在晶圆上直接刻划图像。它之所以吸引人是因为它不需要昂贵的掩模。

但是现在的单束电子束工具的吞吐量太慢了。因此,多年来,该行业一直致力于多波束电子束技术,以加快吞吐量。

多波束公司(Multibeam)正在开发一种多波束电子束技术,称为互补电子束光刻(CEBL)。CEBL被设计用来处理图案工艺线切割的选择部分。

“我们不是一个ngl,而是我们是一种互补技术,”多博董事长大卫林说。“我们可以充分利用1D布局。我们专注于削减。“

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2评论

memister 说:

据报道,T2T(针尖到针尖)的间距不能缩小到20 nm以下,因此7nm不能作为EUV的单一图案。

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