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观点

节点太远了?

平面缩放正在失去动力,即使它在技术上是可行的。

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物理是一位无情的大师。半导体行业一直在积极开发新的晶体管结构,互连和内衬沟槽的新材料,以及缓解最低金属水平拥堵的新方法,同时也在加速玩打地鼠游戏。每当一个问题出现,解决这个问题的方法永远不会完整,更多的问题在其他地方出现。

在每一个新的节点上,寄生都变得更具挑战性。实际上,过去在设计到制造流程的后端处理的问题现在转移到了前端。左移现在不仅仅适用于验证和调试。它现在适用于所有领域,从需要预先模拟的整体多元件系统到电路老化对信号完整性的影响。

虽然从制造的角度来看,5nm和3nm很可能会出现——甚至有计划分别在2nm和1nm上添加CFETs和CNFETs——但更大的问题可能是这些芯片的可靠性能有多长,有多好,以及能持续多久。当EDA工具和制造设备在技术上达到顶峰时,电子隧穿、老化相关的信号漂移和电磁干扰等问题正成为一级问题。

这是一段时间以来设计方面讨论的话题。众所周知,模拟电路不能从收缩中获益,特别是在个位数纳米领域。但是在7nm以下,数字电路开始像模拟电路一样工作——量子效应越来越多。

简单地没有足够的绝缘体来防止噪声中断信号。这会影响某些临界电路可以放置在模具上的位置,并且它会影响关于移动某些数据的最远限制可能的中断的决策。这可能不是近存储器或内存计算的初始目标,但它可能是下一个夫妇节点上的驱动程序之一。

噪音有很多口味。电源,热,电磁干扰,基板和开关有噪音,当高级芯片用于汽车或云AI应用中时,环境噪音。所有这些都在5nm和以下相关,并且随着每个新节点,电介质变薄,较薄器件的灵敏度增加。

或者,从不同的角度来看,公差在整个设计中收紧,处理它的余量更少。利润现在是在系统级别上进行预算的,该系统远远超出了芯片,因为它影响更大的系统或系统的系统的整体功能。但是,即使在更大的系统级别上有边际可用,它也可能影响纳米级别的性能。

在5nm以下,量子效应也越来越成问题。多年来,晶圆厂一直在研究量子效应。当某样东西被印在一个骰子上时,它会因为没有人能解释的原因而移动。在大多数情况下,集成电路设计世界一直不受这些影响通过限制性铸造厂强加的设计规则,但在5 nm和下面,这些效应需要考虑预先设计,因为1转变是无关紧要的40 nm可以造成重大问题3海里。这使得在这些效果被更好地理解并包含在EDA工具中之前,很难按照严格的规格进行设计,到目前为止,这还不是行业的首要任务。

作为一个整体,这并不缓解了芯片制造的进展,但它确实可以从根本上改变它。芯片仍将更快地获得比过去更少的动力,但并非一切都将被包装在一个模具上。每个主要的铸造厂和包装房都已经认识到这种转变即将到来,他们一直在开发一系列多模包装选择。其中一些发展已经在市场上被证明。即使是持续缩小的最大的强大的支持者也遍及认识到,并非所有内容都需要在同一节点上开发。

因此,平面SOC是否仍然是3nm或2nm,或者它们是否越来越多的多模实施,包括3nm和2nm逻辑并不清楚。但物理学肯定正在追赶平面缩放,在接下来的几个节点中,市场将认识到下一个节点是一个太远的节点 - 至少适用于现在被包装到单个骰子上的一切。



1评论

OldCrank 说:

漂亮的文章,ed。注意,原子具有实际尺寸,通常为0.25nm,通常,硅2原子单元电池的晶格常数为0.54nm。所以10%六西格玛CD变异的结束是看来!

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