中文 英语
德赢vwin
观点

AI测试:推超出DFT架构

大规模的大小,高度平行的AI处理器芯片对设计和测试方法产生了重大影响。

人气

每天,更多的应用程序正在部署人工智能(AI)系统,以提高传统系统超越自动化。AI系统的计算需求的持续增长需要设计人员开发大量,高度平行的AI处理器芯片。它们的大尺寸和类型的应用对其设计和测试方法产生了重大影响。凭借数以千计的重复核心,随着IP集成到一个片上系统(SOC),需要新的测试设计(DFT)架构和方法,以最大限度地提高硅测试质量,同时最小化测试成本。此外,在安全关键应用中使用的AI芯片,如自主驾驶,需要最高质量的制造测试,以实现少于一个缺陷的部分(DPPM),需要DFT结构,以确保芯片的正确和安全运行在系统操作期间。但是,为设计添加了这种DFT逻辑进一步增加了已经大的芯片的大小。

利用分层测试方法是AI设计的理想选择。它通过将设计划分为DFT签名的较小分层分区来采用分割和征服方法,其中包括以下内容:DFT插入,测试模式设置,模式生成和验证。AI设计可以包含多个级别的层次结构,每个层次结构都有重复的DFT分区,每个分区可以是单个核心或一组核心,具体取决于DFT架构,如图1所示。具有分层测试方法,DFT签名对于分层级别的每个唯一分区,仅执行一次并在所有复制的实例中重复使用。在每个层级重复确切的过程,以实现整个设计的DFT签名,如图2所示。在分区级别完成DFT后,相应的测试模式设置和模式被移植到芯片级别以启用应用自动测试设备(ATE)。


图。1:典型的AI芯片显示不同分层级别的DFT分区。


图2:分层测试在每个层级中启用DFT签名和分区重用分区。

该方法的最值得优势之一显着提高了生产率和计算资源要求的减少。这是因为每个唯一分区的DFT签名任务可以独立地和与其他分区并联,使用比平坦DFT签出方法所需的更小的计算机器,如图3所示。


图3:提高了生产率和具有分层测试方法的计算资源。

通常,AI测试要求通常与严格的电源,性能和面积(PPA)要求冲突。使用离散测试流程,将生成DFT逻辑并将其添加到设计逻辑中,而不考虑其对物理设计(PD)的影响,并且与PD过程中的任何其他功能逻辑类似地分析DFT逻辑。这种物理设计实现技术缺乏DFT逻辑意识通常导致整个设计(用户加DFT逻辑)的降级PPA或实现设计融合的显着延迟。在某些情况下,解决这些问题需要DFT架构更改。在AI设计的情况下,降级变得更加明显,因为核心中的次优DFT逻辑实现,在千里复制时复合,严重影响整个芯片的PPA。


图4:具有孤立的DFT和物理设计过程的过时,离散的测试流程。

对于这些大型和复杂的AI芯片,很容易理解,就像DFT架构和方法都很重要,以满足测试目标,物理知识的DFT实现是至关最大限度地减少物理设计努力的负担,以实现最佳PPA。因此,AI芯片设计人员必须部署测试技术,并同时解决最佳DFT架构和最佳实现的组合挑战。

有效高效的测试解决方案必须优化DFT逻辑的物理实施,以实现适用于AI设计的合适测试方法和架构的充分优势。除了支持分层测试之外,高级DFT技术还将DFT和物理实现引擎统一到一个无缝流程,以进行物理意识的设计和DFT实现。这些测试解决方案使用的一些重要技术包括:

DFT逻辑的目标逻辑和物理优化,如测试压缩块的自动分布,用于放置,DFT逻辑的智能路由,重新聚类测试压缩连接,时钟网络优化等。


图5:具有拥塞优化(热图)的高扫描压缩。

位置感知测试点,用于改进的路由和减少图案计数。


图6:传统测试点与位置感知测试点。

基于位置的扫描链元素排序,减少拥塞。


图7:具有扫描单元的拥塞,缝合而没有物理信息。

基于芯销期间的物理感知包装单元在隔离包装器插入期间的位置。

作为实现高质量的测试目标,AI芯片的低成本测试变得越来越具有挑战性,测试解决方案必须包括物理意识的DFT实现,以实现理想的架构,节省时间的方法和最佳PPA。应用离散的DFT技术和从今天的实施技术中分离的流动邀请子标准结果或弥补的巨大努力。需要涉及DFT和物理实施挑战作为一个统一目标的先进测试技术,以跟上当今设计和测试团队的日益增长的期望。



发表评论


(注意:此名称将被公开显示)