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SVT(6堆叠垂直晶体管)SRAM单元结构简介:设计和过程挑战评估


本文介绍了使用六个垂直晶体管(沿Z方向的载波传输)的高级逻辑SRAM单元的新设计架构,彼此顶部堆叠。虚拟制造技术用于识别不同的过程集成方案,以便在高级逻辑节点处具有竞争性XY足迹的这种架构的制造:单位单元格......“ 阅读更多

6个堆叠的垂直晶体管


本文介绍了使用六个垂直晶体管(沿Z方向的载波传输)的高级逻辑SRAM单元的新设计架构,彼此顶部堆叠。虚拟制造技术用于识别不同的过程集成方案,以便在高级逻辑节点处具有竞争性XY足迹的这种架构的制造:单位单元格......“ 阅读更多

利用过程与电路仿真相结合的方法评估源漏源极电磁刺激实施对逻辑性能的影响


在本文中,我们使用Semulator3D探索端到端解决方案,以解决包括电路仿真中的过程变化效应的需要。我们第一次使用BSIM紧凑型建模耦合Semulator3D以评估电路性能的过程变化影响。该研究的流程集成目标是优化TER中的高级节点FINFET的触点和间隔厚度......“ 阅读更多

三层cet结构与集成SRAM单元用于2nm技术节点及以后


作为区域缩放的候选者,首次提出了一种新颖的三角形CFET结构。所提出的三角形CFET在逆变器上积极地堆叠通过逆变器以形成半SRAM位小区。已经精心设计了集成流量和全金属连接,用于功能和阵列组件。该过程中使用的大部分间距约为40nm,它是图案化......“ 阅读更多

基于虚拟制造的器件性能工艺变化分析


提出了一种新的方法来评估制造固有工艺变化对14纳米翅片场效应晶体管(FinFET)器件性能的影响。利用虚拟设备制造和测试建立了一个FinFET器件模型。该模型随后根据在有限数量的加工晶圆上收集的实验角盒设计数据进行校准。W……“ 阅读更多

Wiggling AA建模及其对高级DRAM设备性能的影响


本文利用SEMulator3D半导体建模软件的模式相关蚀刻仿真能力,分析和建模了先进的1x DRAM工艺中的摆动有源区域(鳍)。硬掩模密度载荷引起的侧壁钝化不均匀是导致侧壁曲线摆动的根本原因。校正后的模型模拟了这些现象。“ 阅读更多

通过图案化对<30nm Cd的局部关键尺寸均匀性对局部关键尺寸均匀性的影响


本文通过在显影检验(ADI)和蚀刻检验(AEI)过程中测量的局部临界尺寸均匀性(LCDU),描述了极紫外(EUV)抗蚀剂厚度对<30 nm的影响。对于相同的刻蚀后CD靶,将阻垢剂厚度从40 nm增加到60 nm有助于降低CD的变异性。这项工作是通过Coventor虚拟制造完成的…“ 阅读更多

过程模型校准:建筑预测和准确的3D过程模型


半导体行业始终面临由设备缩放,架构演变和过程复杂性和集成引起的挑战。这些挑战加上了快速向市场提供新技术。在半导体技术开发的初始阶段,必须使用硅测试晶片测试创新的工艺流程方案。这些晶片测试是leng ...“ 阅读更多

过程模型校准:建立预测和准确的三维过程模型


半导体行业始终面临由设备缩放,架构演变和过程复杂性和集成引起的挑战。这些挑战加上了快速向市场提供新技术。在半导体技术开发的初始阶段,必须使用硅测试晶片测试创新的工艺流程方案。这些晶片测试是leng ...“ 阅读更多

使用虚拟处理加快流程优化


高级CMOS缩放和新的内存技术已经引入了越来越复杂的结构进入设备制造过程。例如,NAND存储器层的增加已经实现了更大的垂直NAND缩放和更高的内存密度,而是导致高纵横比蚀刻图案化和脚印缩放问题的挑战。独特的集成和图案化方案具有b ...“ 阅读更多

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