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战斗的Fab循环时间

为什么在10/7nm制造芯片需要更长时间,并且可以对此进行替代。

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从平面器件到finfet的转变使芯片制造商能够将他们的工艺和器件从16nm/14nm甚至更高的范围扩展,但该行业在每个节点都面临着几个挑战。

成本和技术问题是显而易见的挑战。此外,循环时间 - 芯片缩放方程的钥匙但不太公布部分 - 也在每次转弯时都在增加,为芯片制造商和客户提供更多焦虑。事实上,成本,技术障碍和循环时间都有助于持续的放缓摩尔定律

周期时间是指晶圆厂从生产开始到生产结束所需要的时间。通常,一个晶圆批次由25个晶圆片组成,它们在晶圆厂中通过不同的工艺步骤。一个高级的逻辑流程可以有600到1000个或更多的步骤。

看循环时间的简单方法是在工厂应用概率理论称为小法律。在这种情况下,根据KLA-Tencor的说法,循环时间通过开始速率等于开始工作(WIP)。例如,如果工厂有12,000个批次,并且它每月处理4,000次批次,则根据KLA-Tencor,总循环时间为3个月。

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图1:循环时间是多少?资料来源:KLA-Tencor

这听起来很简单,但在现实世界中却并非如此。例如,3d nand.finFETs与其平面对应物相比,是具有更多层的复杂3D样结构。处理它们需要更多的步骤,从而提高Fab中的循环时间。

为了对抗周期时间的增加,芯片制造商想要更快的设备,而图形工具是重中之重。作为回应,设备供应商正在制造具有更高吞吐量的工具。该工具还可以加工更先进和更小的结构。

尽管吞吐量增益,但在更加多重图案步骤和其他过程的转变中,循环时间仍在增加。“我们的工艺和产品复杂性迅速增长,比工具的生产力改进更快,”罗伯特·罗德曼(Robert Leachman)表示,工业工程和运营研究教授加州大学伯克利分校。“尽管我们在经营工厂方面做得更好了,工具也更好了,但制造芯片需要的时间要长得多。”

通常,fab中最常见的周期时间度量是“每个掩模层的天数”。平均来说,一个fab需要1到1.5天来加工一层。Leachman说,最好的晶圆厂缩短到0.8天。

28nm器件具有40至50个掩模层。相比之下,14nm / 10nm的装置具有60层,预期7nm跳至80至85. 5nm可以有100层。所以,使用今天的平版印刷的技术上,循环时间从28nm的大约40天,到14nm/10nm的60天,到7nm的80 - 85天。使用今天的技术,在没有极端紫外线(EUV.“光刻”。

更复杂的是,生产周期在工艺开始时增加,但随着技术的成熟而减少。然而,在生产过程中,周期时间可能会受到fab中可变性问题的影响。最大的打击涉及处理步骤之间的等待时间。

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图2:变异性对吞吐量和循环时间的影响。来源:Fabtime

考虑到这些问题,芯片制造者可能会遇到给定进程的延迟。随着复杂性的增加,延迟的机会更大。潜在的延迟可以增加Fab成本以及对芯片客户的影响时间。这很难将其转化为成本,但这意味着对双方的收入损失。

总而言之,循环时间正在增加并不令人惊讶,尽管征服问题正在升级。“每个内存单元或晶体管的成本仍然下降。“当我们走向摩尔定律结束时,它可能会慢得多,因为我们迈出了摩尔定律的终结,”莱切说。“但我们得到它们的速度不会下来。它正在上升。这是一个很大的挑战。这是值得的很多钱,这是一个难以做到的问题。“

周期时间不限于fab。在掩模车间和IC流程的其他部分,这也是一个问题。总之,客户将需要更好地处理周期时间问题,以便对他们的设计时间表有更现实的期望。

面具店的问题
涉及周期时间的问题开始于掩模车间。在流程中,芯片制造商设计集成电路,然后将其转换成文件格式。然后,基于该格式开发了掩模。

一种Photomask.是给定IC设计的主模板。开发掩模后,将其运到Fab并放置在光刻扫描仪中。扫描仪通过掩模突出光,晶片上的图像模式。

所以掩模和光刻是联系在一起的。如今,芯片制造商使用193nm波长的光刻技术在晶圆上印刷微小的特征。实际上,193nm光刻技术在80nm半间距时达到了极限。

为了扩展193nm光刻技术,芯片制造商使用了一种称为光学接近校正(OPC)的刻线增强技术(RET)。OPC利用微小的形状,或次分辨率辅助功能(sraf)。SRAFs被放置在掩模上,用于修改掩模图案以提高晶圆上的可印刷性。

然而,在20nm时,SRAFs在掩模上变得过于密集,使其更难在晶圆上打印出可识别的特征。

为了解决这个问题,逻辑供应商转移到多个图案。在多个图案中,“原始掩模形状在两个或多个掩模之间划分,使得每个形状周围有足够的空间来使得OPC操作能够使其可打印,”David Abercrombie,用于高级物理验证方法的程序管理器导师图形,在博客上。每个掩模被分别打印出来,最终在晶圆上成像整个原始绘制的形状。”

多种模式使业界能够扩展集成电路的规模,但它对掩模也有一些影响。saf正变得更小更复杂。D2S首席执行官藤村明(Aki Fujimura)表示:“最重要的是,由于多重图案,需要更多口罩。”“每个口罩的生产时间成倍增加,需要的口罩也越来越多,这就造成了将样品送回客户手中的问题。”

这种复杂性影响掩模生产的周期时间。掩模制造商不使用周期时间,而是使用周转时间(TAT),即生产和运输掩模的时间。

总共有28nm面膜的TAT为约7.28天,根据eBeam倡议的面具制造商调查。该调查显示,16纳米/20纳米波长的口罩的针尖磨损时间为12.82天。虽然调查中没有研究这种跳跃的原因,但一个可能的理论可能是多重模式的开始。

根据调查,14纳米口罩的tat时间下降到了8.67天。虽然原因没有被检查,但人们可能推测这是由于芯片制造商在多图案制造方面获得了更多的经验。根据调查,在10nm/7nm时,TAT预计将增加到9.52天。

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图3:转变时间再次升级:EBEAM倡议。

“戴尼比格印刷(DNP)研究员的研究员Naoya Hayashi说:”TAT更长。“

写时间是最大的罪魁祸首。如上所述,集成电路设计被转换成文件格式。格式被翻译成一组指令eb面具的作家。这个过程称为掩码数据准备(MDP)。

然后,电子束掩模书写器接收指令并在掩模上标出微小的特征。但随着掩模复杂性的增加,电子束需要更长的时间来写入它们。

幸运的是,有一个解决方案。最近,IMS纳米制造公司推出了一种多波束掩模写入器。该系统配备262144束光,可以在10小时内完成一个光学掩模,而传统工具需要30小时。

NuFlare正在开发一个类似的系统。D2S的Fujimura说:“多光束书写有助于TAT,因为书写时间与形状数或形状复杂性无关。”

还有其他问题。Fujimura说:“掩模形状需要更小和更复杂,以满足所需的晶圆工艺裕度、剂量操纵和形状校正,以实现线性校正。”“这就需要增加数据准备的处理时间。”

比如,D2S已经开发了一个平台,可以加快MDP和其他流程。但面具店仍有缺口。该行业需要更快的过程控制工具和其他系统。

在鹅群中
一旦掩模完成,它就被运送到fab。根据加州大学伯克利分校的说法,在一个每月开工5万个晶圆的理论工厂中,工厂可能需要以下设备:

•50个扫描仪/步进器加上晶圆轨迹;
•10个高电流和8个中流离子植入机;
•40台蚀刻机和
•根据UC Berkeley的说法,30个CVD工具。

FAB还需要清洁系统和过程控制工具。

晶圆厂是使用自动化物料处理系统(AMHS)的自动化工厂。为此,晶圆被加工和运输在一个封闭的容器称为前开统一吊舱(FOUP)。FOUP从一套设备运输到另一套设备使用架空提升运输车辆(OHT)系统。据大福介绍,OHT旅行轨道可以延伸到10公里,在大型晶圆厂可以搭载数百辆汽车。

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图4:统一FAB运输系统。来源:Daifuku.

为了使所有工作都能协调一致,晶圆厂使用了各种工厂自动化技术。供应商也使用在制品流程技术,如实时调度和调度,以协调fab流程。

除了物流,工厂经理还关心其他事情。“经理关心成本,周期时间和可预测的产量,”Robert Cappel说,全球客户组织的高级总监Kla-Tencor.。芯片制造商的目标是以可接受的成本制造可靠的部件。循环时间也是关键。"我在晶圆厂的每一天,生产芯片的成本都在增加," Cappel表示。

然而,控制循环时间是具有挑战性的。例如,Fab工具具有某些吞吐量规范,其等于某个循环时间。“这就是如何在完美的世界中工作,但是循环时间里有更多的组成部分,”Cappel说。“有处理时间。然后有队列时间,我正在等待进入工具。“

事实上,循环时间的最大贡献者是等待时间。可变性、操作者延迟、故障设置和设备停机时间也是等式的一部分。此外,工厂利用率也是其中的一部分。阿斯麦产品营销总监迈克尔•莱塞尔表示:“如果工厂的利用率非常低,就可以在原材料加工期间运行。”“但在fab内运行的利用率越高,排队时间效应就越长。”

如果这还不够,还有其他问题。“随着器件的复杂性增加,工厂工具的生产率降低,”技术成员汉金林说三星半导体的研发中心。

考虑到这一点,芯片制造商想要更快的工具。但并非所有流程步骤都需要更高的吞吐量工具,尤其是对于一些非关键层。“一些工具确实需要重大的周期时间和吞吐量改进,”PATTERNING和PACKING GROUP集团副总裁兼总经理Prabu Raja表示应用材料

总而言之,循环时间是一个复数的复杂问题。这是公式:

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图5:循环时间组成部分。资料来源:KLA-Tencor

循环时间瓶颈
显然,芯片制造商希望在四个主要晶圆领域保持一定的周期时间,即制图、前沿(FEOL)、前沿(FEOL)和前沿(FEOL)。BEOL.)和非增值操作。FEOL是晶体管形成在FAB中的位置,而BEOL是制造铜互连的地方。非价值操作包括计量和检查。

FinFET制造过程从图案化开始,这是循环时间方面最大的瓶颈。“随着图案化的复杂性增加,Fab工具循环时间也增加,”三星的Lim说。“它包括从Feol到BEOL的所有步骤。”

在今天的多图案流程中,芯片制造商实施两步工艺线和切割。首先,用一种叫做自对齐双重/四模式(SADP / SAQP)。SADP/SAQP使用一个光刻步骤和附加的沉积和蚀刻步骤。

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图6:间隔层为电介质的SADP金属工艺。来源:导师图形

对于切割,芯片制造商使用SADP/SAQP和/或双模式。有时称为双重模式litho-etch-litho-etch(leel)。三重贴图涉及leelele。

在多图案模式中,7nm处的沉积、蚀刻和清洁通道或步骤是16nm/14nm处的两倍。“当我们从简单的单一图案,就像大多数28nm的图案,到多图案,步数迅速增加,”David Fried,首席技术官说Coventor。“现在,一个具有三种切割水平的SAQP流可以进行60次操作,如沉积、蚀刻、清洗、旋转和曝光。”

在SADP流中,您将抗蚀剂的层进行图案。然后,在抗蚀剂上沉积一层,蚀刻蚀刻,直到您在抗蚀剂线两侧留下沉积。然后,你去除抗蚀剂。SADP不需要两个完整的Litho循环,因此您根据专家介绍,您不会增加循环时间。

然后,有leele。如果您执行两个完整的Litho /蚀刻周期以创建双重模式,则循环时间增加。如果您的进程有25层,而现在5层需要双重图案,则根据专家介绍,您将拥有30个Litho循环。

这里有另一种看待这个问题的方法:“对于LELE双图案,你可能会加倍层循环时间,因为你必须重复照片/蚀刻/条过程,”Mentor公司的Abercrombie说。三重模式增加循环时间三倍,等等。

还有其他因素,如覆盖和整体设备效率(OEE)。覆盖包括扫描器将不同的掩模层精确地排列在彼此之上的能力。根据加州大学伯克利分校(UC Berkeley)的数据,OEE衡量的是完成的工作除以总时间。

所有这些加起来。“如果你在一些图层上做三层图案,而你有50到60层,这要花很多时间。对于这些步骤的每一步,你都有足够的等待时间。在循环时间上的真正斗争是试图减少等待时间,”加州大学伯克利分校的利奇曼说。“只有当所有的晶圆都通过整个生产线后,一块晶圆才会离开。即使在扫描仪下每个晶圆只需要1分钟,但从开始生产到机器人将这些晶圆拿走仍需要45分钟。”

任何解决方案?
同时,每个芯片制造商都具有给定过程的设定循环时间。为每个过程指定循环时间太难,但清楚地,循环时间正在上升。

那么解决方案是什么?要确定,工具供应商正在改进。不久前,193nm扫描仪每小时有100个晶圆的吞吐量。“现在,扫描仪每小时275个晶圆,甚至更好的精确度,”Asml的Lercel说。

如果行业采用EUV,情况可能会有所不同。他说,例如,在7nm的EUV上,循环时间可以减少至少一个月。

沉积和蚀刻工具的供应商也在改进。全球产品集团首席技术官杨攀表示:“最终,这是关于产品消亡的数量,要考虑多种因素才能让产品消亡。林研究所。“这包括降低沉积过程中的薄膜应力,满足对finFET型材的要求,蚀刻到特性的底部,减少可变性,等等。”

多图案也需要薄膜使用一个缓慢的过程称为原子层沉积(ALD)。为了加速这一过程,一些公司提供了多晶圆系统。潘表示:“(多晶片)工艺体系结构所固有的生产率优势的更大利用,已被证明对厚膜沉积层至关重要。”

事实上,它需要一种全面的方法。“我们与客户合作,简化多种图案中使用的工艺流程,从而减少工艺步骤和成本,并减少周期时间和工艺引起的变化。应用材料公司蚀刻和制版战略和营销副总裁Uday Mitra说:“这是通过使用新的新颖薄膜来实现的,用于间隔层、硬掩模、间隙填充和高度选择性蚀刻能力。”

在另一种方法中,行业继续开发新的集群工具。Applied的Raja说:“现在,有更多的集成工具,如沉积和蚀刻。“现在,我们可以把沉积和蚀刻放在一起,epi和蚀刻放在一起,CVD和PVD放在一起。这种集成系统消除了问题的时间。”

另一种策略是早期赶上这个问题。为此,芯片制造商应加强他们的计量和检查工作。在线中找到缺陷或检测可变性可以解决几个问题。“过程控制可以帮助您降低循环时间,”Kla-Tencor的Cappel表示。“通过循环时间尽最大努力的人具有更广泛的过程控制计划。”

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8的评论

MEAMISTER. 说:

ASML报告说,在7nm甚至EUV将需要leel双图案。

cd 说:

马克!
这是一篇很棒的文章!

韦恩·吉尔 说:

虽然复杂性确实在增加,但我还是会仔细研究一下主要由设备供应商提供的基本假设。

他们销售设备,因此,以对额外的设备销售有利的术语来计算循环时间。作为一个例子,我个人计算(从菲尔托马斯的TCT方法)循环时间作为工厂的WIP /平均日输出。当“开始”用于使循环时间计算而不是“OUT”时,它允许在FAB中存在过量的库存,并且通过计算方法是合理的。

晶圆厂总是可以出售“出口”,而不是“开始”。因此,“outs”是我更喜欢的方法,以达到一个更积极和更现实的绩效数字,用于计算周期时间性能。

要稍微提供一点,处理单个晶圆的理论周期时间,没有等待时间一直是我的绝对最佳循环时间性能的金标准。值得注意的是,良好的Fab循环时间的目标经常在调节的混合物(允许同一FAB中不同过程的理论周期时间的差异之间的2和3倍之间。也就是说,它需要非常详细的分析来开发完全准确的对预期周期时间性能的看法,而不是这里大致概述的启发式。

总之,我确信随着更复杂的晶圆加工过程,周期时间会增加,但我也相信,由本文讨论中所代表的“经验法则”得出的估计有点过于保守。

马克LaPedus 说:

你好韦恩。谢谢你的反馈。每个fab和工艺都有一个目标周期时间。这是私有数据,不在公共领域。我的文章提供了对普遍问题的洞察。还有许多其他问题我没有提到,比如波拉泽克-钦(P-K)公式。更多的想法吗?

Srikanth Sundararajan 说:

嗨,马克

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谢谢
斯里兰卡

m 说:

伟大的文章。

弗雷德陈 说:

从晶圆/天的角度看,EUV可节省周期时间。浸没式晶圆器现在的价格是5000片/天;3个1.5天的周期,将需要4.5天的时间来生产7500片晶圆。EUV可以达到大约1000片/天,因为实际高剂量(超过70 mJ/cm2的ASML使用;30 mJ/cm2有太多的闭合接触),导致4500片晶圆在相同的时间内完成层。

Srikanth Sundararajan 说:

嗨,马克

单晶片加工的问题不可避免
可能很快就要转移到硅器件的TFT晶圆厂了

谢谢
斯里兰卡

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