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在晶圆级扇出赌注

芯片制造商专注于包装,以减少10nm,7nm的路由问题。仍然存在工具和方法差距。

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由于10nm和7nm的信号路由技术上的困难,以及单片芯片上设备规模成本的飙升,先进封装技术正开始成为一种商业上可行的商业模式,而不仅仅是一种可能的选择。

包括扇出苹果计算机iPhone 7中的逻辑包装,基于TSMC集成的粉丝(INFO)技术,在这个空间中获得了大部分头条新闻,但在这个市场上发生了更大的情况。据TechSearch International总裁Jan Vardaman称,即使在iPhone 7内,主PCB上有43个其他薄片级套件,以及雷电电缆和耳塞的晶圆级套餐。她指出,预计Hisilicon和Mediatek将遵循自己的应用处理器包装。其他人,如Oppo和Vivo,中国的两大智能手机制造商已经使用了一些先进的包装。

瓦尔达曼说:“包裹的数量在持续增加。”“现在的大讨论是关于异构整合。问题是,电话板的空间不足,所以他们需要想出一个方法来减少包装的足迹。”

经过近十年的幕后工作,扇形晶片级封装已成为移动市场的首选。花费如此长的时间的一个原因是,只要设备能够规模化,这并不是芯片制造商的首要任务。但事实也证明,这比任何人最初想象的都要困难。

扇出去比2.5D,因为没有插入者。2.5D仍然是高性能应用的最佳选择,例如网络或服务器芯片,因为在矽通过在插入器中可以比其他互连更快地移动信号。仍然,两者之间的性能差异缩小。

“我们预计高密度扇出将具有与高密度2.5D相似的性能,但它需要时间,”威廉陈说,ASE.研究员和高级技术顾问。“直到那时,扇出的出现将推2.5d到高端应用。”

什么是扇出晶圆级封装?
这些年来,包装使用了多种技术。基于线键技术的封装已经被用于延长紧密引线数十年,这一概念被用于倒装芯片封装。

相比之下,FO-WLP将多个芯片组合到一个单独的包中,消除了路由拥塞,同时也为数字逻辑提供了功能收缩的好处。这在智能手机中尤为重要,因为它需要更少的面积,从而使手机更薄。芯片中的有源和无源元件可以非常接近地移动,使用比单个芯片更短、更快的连接,寄生器更少。

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图1:形状因素的改进。来源:TechSearch国际。

扇出并不是一个新概念。新的是晶圆级封装方法。单个模具通常要么嵌入模具化合物中,要么附着在晶圆上,然后填充不足。在此基础上,利用物理气相沉积开发再分配层(RDL)来路由I/O连接,添加介电薄膜用于绝缘,并添加铜突起或支柱。

这些步骤的确切顺序可能因方法的不同而不同,但这里的关键变量是产量和可靠性。屈服会受到机械应力的影响,这会导致翘曲、RDL中的分层,在某些情况下还会导致裂纹或与焊锡球分离。可靠性是对软件包在一段时间内执行情况的度量,通常需要数年时间来理解和调整。


图2:典型的扇出。资料来源:林研究

在线条和空间方面,FO-WLP被认为是介于2.5D和有机衬底系统之间的中间解决方案。一些业内人士说,苹果的iPhone在RDL中使用了3层,5-5µm, 10-10m和10-10µm的行间距。每层5-5µm的高密度版本正在开发中。STATS ChipPAC和Qualcomm开始联合开发一个2-2µm项目。

第一代风扇是基于英飞凌2009年推出的嵌入式晶片级球栅阵列(eWLB)。飞思卡尔(现NXP)紧随其后,于2012年推出了再分配芯片封装(RCP)。最近,安kor增加了无硅集成模块(SLIM)和硅片集成扇出技术(SWIFT)。这种方法还有许多其他方面。

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图3:芯片第一与芯片持续。来源:TechSearch国际。

“有50种芯片级包装,”产品技术营销总监SEUNG WOOK(S.W.)yoon说新科金朋。“其中20个是晶圆级包装。”

在某些方面,每个都是独一无二的。“将一个包裹的格式或结构标准化并不容易,”尹说。“芯片设计师甚至铸造厂的主要担忧是,在一个封装中,电气问题、寄生和RC都是不同的。这意味着您必须考虑系统级别的系统集成,并与客户一起开发香料模型和包装模型。如果层改变,寄生剂在材料变化。“

产量和测试问题
不过,产量和质量问题的来源并不总是显而易见的。与ASIC或SoC不同的是,所有的芯片不一定是在同一块晶圆上制造,甚至使用相同的工艺技术。

“我们看到的巨大挑战是质量管理,”大卫帕克,世界营销副总裁说最佳加号。“实际上,在一个糟糕的社区可能有一个很好的死亡。当您为扇出晶圆级封装开发重建晶圆时,您的模具可以来自任何数量的其他晶片。您需要能够将该重构的晶片重新连接到原始硅晶片,以确定原始硅晶片的坏区域是否存在。现在,这很棘手,因为源芯片与重构晶圆没有一对一相关的相关性。“

Park说,这可能需要多达15个不同晶圆的数据。“你仍然可以进行参数测试,但晶圆分类已经成为这些封装的最终测试。你需要一个更全面的方法。采用扇形晶圆级封装,你可以获得规模扩张的所有成本效益和所有制造效益,但你可能会因为地理问题失去良好的质量控制。”

反过来,可以影响上市时间。期望是,在不久的将来使用扇出晶圆级包装的开发设备中的时间比构建SOC,并将所有组件集成在单芯上,最终将较低。最终目标是拥有特征和测试的小芯片的市场,以任何过程节点为这些技术和特定应用有意义而开发。

“最终,你将能够从菜单中挑选,”Ase的陈说。“但是现在我们必须开发设计工具。如果您有很好的设计工具,那是标准化的第一步。从我的角度来看,这将是一个重要的一步。“

这一点尚未在EDA公司丢失,这些公司正在忙于开发解决方案,以填补工具流动和设计方法的差距。

“缺少的是能够完善和调整实施的能力,”伊斯州克莱特州的科特·费尔顿(IC包装产品营销经理)说导师图形”系统部门。“所有的PCB工具都假设有一个有机基板,所以你有PCB约束和规则集。与芯片相比,这些都是相当草率的,芯片对金属结构的制造非常严格。”

这需要扩展工艺设计套件(PDKs)和理解如何更严格的制造将影响最终设计。

“我们还需要不同层次的签字过程,因为这是一个昂贵的制造过程,”Felton说。“你有很多面具,你需要验证一切。但是你并不能在保持价格不变的前提下进行大量调整。同时,您需要一个环境,在那里您可以构建一个原型,并将不同的块放在一起构建一个包。您可能希望处理器与内存堆栈并排或高于内存堆栈。你可以在这些包中有数千块,但你不能有那么多金属层,因为你必须弄清楚在哪里放置关键的信号总线。然后你要做时间分析,你需要很多早期的原型。这在本节之前从未发生过。在过去,您将构建一个包并将其放在一起。所以现在您需要实现设计规则,而不是一堆假设场景。 That means companies need to spend more time up front to determine how to construct multiple die inside a package before they commit to a physical detailed design. That will shorten the time, make it more robust, but still allow you to explore as many variants as possible.”

此外,还在开发一种方法,可以增加功率、信号完整性、静电放电和热分析的一致性。有限元分析软件据Aveek Sarkar,Ansys的产品工程和支持副总裁,正在处理任何of-wlp流程的大型osats和reborties。

“我们现在正在研究的是一种通过GDS或多芯片模块复制一切的方法,”萨卡尔说。以下是要遵循的步骤。即使在GDS中,我们也会添加额外的粒度层。重点是如何处理功率、热、机械应力、翘曲,以及从芯片级到封装级到系统级的一系列转换。”

未来的方向和问题
由于其较小的形式因素,绝大多数FO-WLP实现都是面向移动市场的。大多数公司预计市场将变得更加多样化,包括新应用程序的混合,以及作为降低10/7nm soc成本和增加更多灵活性的一种方式。

“现在它开始移动到了基带和RF和激光器传感器等更多集成解决方案,”Chippac的Yoon说。“你可以用3D堆叠的模具来做这件事。FO-WLP是一种没有TSV的一种方式来实现。使用WLP,铜层非常光滑,因此您可以获得更好的性能。高频没有介电损耗。“

这里的关键是产量和成本,如果产量可以提高,成本可以降低,这项技术服务的市场数量就会迅速扩大。

日月光半导体的陈晓表示:“你需要非常好的收益率。”“否则你输了。我们认为这需要一个芯片优先的过程。它还必须比现在可用的更薄。这将是非常重要的,因为这项技术的推出,人们正在使用不同的扇出。我们将看到它们如何运行。我们正在努力使这些品种和空间更具耐受性,从而获得更好的产量。”

成本是包装中的另一个关键因素,而其中一个是延迟的2.5d的广泛采用。硅插入器的成本是罪魁祸首,这就是为什么Esilicon和三星的公司目前正在开发有机插入液。有机插入器也是柔性的,这使得它们不太容易产生应力效应。

结论

虽然封装和设备行业已经非常重视封装,但芯片世界的其他大部分领域才刚刚开始接受它。其中一些原因是10nm和7nm的热效应和物理效应,路由的挑战和对信号完整性的影响,以及处理这些问题的整体成本上升。部分原因还在于终端市场的分化,特别是随着越来越多的设备连接到互联网,以及对更小数量的定制解决方案的需求。这可以很好地发挥平台的作用,一个7nm的逻辑芯片可以与一个模拟芯片在同一个封装中配对,或者在一个板上更紧密地捆绑在一起的多个封装中。

但是,充分理解所有可能的排列之间的权衡,以足够快的速度做到这一点,并确保更好的产出,包括从预先的建筑设计到最终封装和测试的所有定制电子产品,仍然有一段路要走。所有方面都取得了进展,但选择的数量和细微差别令人生畏。

Mentor公司的Felton说:“这就像一个3D拼图游戏,你必须想清楚每一块应该放在哪里。”“为了更快速地进行评估,它需要很大的左移——要有足够的精确度来观察如何连接这些点——而且你需要能够在3D中可视化和设计,这对大多数芯片设计师来说是一个陌生的概念。”如果没有,你很有可能不得不重新调整设计。”

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2的评论

dev gupta. 说:

“. .5-5m, 10-10m和10-10m行距" !
包装没有那么粗糙。L/S的单位不是m,而是um。

埃德·斯珀林 说:

很好地捕捉Dev.内容管理系统吃掉了原始Word文档中的希腊字符。

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