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勇敢的Finfets新世界

移动到下一个流程节点正在创造新的机会和一系列新的挑战。

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使用16nm和14nm finfets的SoC将在明年使用20nm后端的终端过程开始滚动。虽然初始表现和功率数字看起来非常有前途,但设计和建造这些复杂的芯片的挑战是令人生畏的 - 而且在途中有更多的问题。

首先,好消息。铸造厂的初始结果显示出150%的性能和面积从28nm到14nm finfets,大约是大约一半的区域。FinFET还允许公司降低电源电压,并且由于泄漏,钟频可以提高,较少的热撞击,因此性能可以再次摇晃。此外,行业消息人士称10NM的初始数字显示出另外的2X密度改善,功率改善了35%至40%。

但增加功率密度,复杂性提高和数据的扩散携带自己的价格标签。实际生产成本不会显着增加,EDA工具已更新,以自动化许多新的挑战 - 从双重图案化以自动处理寄生虫和未知数(Xs)。尽管如此,每次新设计都有更多需要考虑。在互连的上下文或SoC的其他组件的上下文中需要考虑用于独立效果的诸如电线中的电迁移的效果。

Cadence工程集团总监David White说:“在过去,你不需要知道布局、位置和路线对电力的影响。“旧的观念是,如果你考虑电迁移,你可以加宽电线。但是电迁移规则并不只适用于电线的一部分因为不仅仅是电线。是围绕着它的东西。所以你不能等到布局完成后再用电来验证它。你必须在做电子决策时验证它们。你必须不断优化和调整。你需要改变路由,重新模拟,调整并优化性能。”

这是28nm到20 / 16/14nm的大班,白人说。“我们看到了越来越多的设计师正在提前布局和监督布局。”

EDA供应商对于如何处理这些问题有不同的术语—例如,设计和电路中—但是他们都在处理相同的挑战。由于电力、电线和其他组件的密度增加,所有的东西都必须与其他东西联系起来考虑。对于复杂的soc来说,这是一个很大的挑战,虽然这在某种程度上总是可以完成,但必须在新的流程节点上更精确地完成。更困难的是,我们很难基于如此多的设计差异而设定规则或建立一致的方法。

“人们仍然可以完成浪费,我们已经看到了几个测试筹码,”术语Synopsys的Galaxy实施平台的产品营销总监Mary Ann White表示。“他们需要比平常更好的手持,但市场正在适应。”

她说,改变了什么,是“一切都被邻居包围”的认可。设计规则的数量增加了一倍多,并且有更多的规则。

可靠性的问题
数据的爆炸式增长,加上越来越多的规则和对上下文的理解,不可避免地导致了关于可靠性的讨论。从验证方面来看,热点话题是覆盖率。在设计方面,这是物理效应。而对于芯片制造商来说,这是以上所有的,甚至更多。

“电迁移是一个非常大的问题我们正在处理,我们看到第一次客户要求电迁移作为度量签收,“Arvind Shanmugavel说,Apache应用工程主管设计有限公司”在过去你可以购买与平均电流。现在,铸造厂要求进行峰值电流检测。从40纳米到28纳米有很大的变化。在另一边,你有信号。电迁移是双向的。处理这个问题的方法是用真正的瞬态方法来模拟向量。为此,你需要准确的数字。你再也无法估算它了。”

这种需要粒度和更好的准确性在整个设计流程中回荡 - 但能够精确选择应用它的位置。复杂SoC中的可靠性是一个相对术语。因为并非所有功能都至关重要,但不是一切都必须完全优化,而不是每个用例都可以在设计方面理解。但是,翻盖是它也不能过度设计,因为在高级节点处,任何过量的电路都可以影响芯片的整体功率和性能。这是一些棘手的权衡。

“你需要精确的表格查找和几何信息,”Shanmugavel说。“所以对于电网电迁移规则,这两者都需要。你还需要跟踪静电放电,这可以关闭整个芯片,你需要能够保持电磁干扰在一个特定的区域。这些都需要模拟。”

电线和互联
那么高级节点上的判决是什么?在某些方面,工具和迁移到FinFET和16/14nm比预期更简单,更清洁。在其他方面,它将物理法规定正好击中。The resistance in wires and interconnects hasn’t changed, quantum effects are still looming over the industry—particularly after 10nm—and III-V materials to improve mobility of electrons are still in the research phase, along with carbon nanotubes, graphene, silicon photonics and new types of memory. The big question is when they emerge from that research phase with enough predictability and low enough cost to be useful—a balance that EUV lithography was supposed to have worked out three process nodes ago, which is why engineers now have to utilize multipatterning.

“电动迁移,动力传递和阻力一切都在一起,”手臂高级主工工程师Greg Yeric说。“然后你添加了通孔,它在16nm处通过电阻造成痛苦。在10nm时,它会变得更糟。宽I / O和3D-IC是我们必须转向处理此问题的最大旋钮之一。希望生态系统将在10nm下准备好。“

Yeric说,替代方案的成本并不明显——在电池中添加更多金属或限制SoC的结构。

“在物理级别管理电迁移有很多机会,”他指出。“这是在八年前统计设计的状态。有很多过度设计和守卫扎带。“

方向改变
防护带和较粗的电线也一直是解决电迁移的常用方法。

Mentor Graphics的产品营销总监Carey Robertson说:“以前,你可能会说,如果你有任何空间,你可以将过孔增加一倍,加入DFM,首先是为了冗余,其次是为了改善电迁移和减少电阻,或者两者都有。”“钢丝扩张和钢丝增肥也是一样的。您可以将此作为后期处理步骤来执行。现在,设计实现工具正在铺设更宽的线路。为了减轻电迁移,你要么减小电流,要么加宽电线。”

因为这已经不可能了,实际上需要处理更多的数据,解决方案需要更精确,也更灵活。最后,设计团队将需要重新考虑其内部流的许多部分,并必须做出调整,这些调整不一定能轻松地从一个流程节点迁移到另一个流程节点。复杂性现在已经超出了工具的范围,进入了工具的使用方式,其影响还有待评估。



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