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建造更快的芯片

为什么更好的表现回到了时尚。

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由Ed Sperling和Jeff Dorsch

时空旅行。运动模糊的星星背景。

IOT传感器数据的爆炸,深度学习和AI的发作,以及增强和虚拟现实的商业推出正在推动对性能的再生兴趣作为半导体设计的关键指标。

在过去的十年中,移动/智能手机主导了芯片设计,功率取代性能成为首要驱动因素。处理器有足够的性能来完成上网和视频播放等任务,而电力预算受电池的大小和重量的限制。性能仍然很重要,但随着需要完成的计算量呈指数级增长,性能日益成为公司关注的指标。

“这些应用程序变得可行的分钟,行业表示,”聪明的东西是什么?“”所说的,主席和共同首席执行官synopsys.。“在计算方面,聪明得多的是10倍、100倍。我们会找到实现它的方法,依靠硅的复杂性,这仍然是一个溢价。”

但实现计算性能变得更加困难。在领先的边缘摩尔定律,通过移动到下一个流程节点,性能不会自动改进。缩小功能增加了需要解决的挑战,例如薄线的RC延迟,接触电阻问题和内存瓶颈 - 所有这些都会影响性能。添加到该列表软件,仍然没有被编写以充分利用硬件,并且问题开始看起来更像是一个与整齐界定的挑战更具挑战。

因此,而不是用单个步骤修复所有步骤,例如迁移到下一个流程节点,现在存在许多较小的步骤,共同增加了更好的性能。

该公司首席技术官加里•巴顿(Gary Patton)表示:“这不是一件事。globalfoundries。“有过程旋钮,在那里改善驱动器电流。这些未来的节点是由中间的占主导地位后端线电阻/电容。但最坏情况的角落将限制可以从绩效角度来实现的内容。更注重我们如何控制变异性。当地的布局效应在10nm时发出了一个巨大的问题,人们没有实现他们希望实现的绩效增长的原因。即使是随机波动的简单事物也可能导致问题 - 一个不同于设备的其余部分的设备,并最终获得芯片的门控性能。“

过程
移动到下一个节点提供更大的密度,这意味着更多晶体管抛出计算问题。虽然对处理器相对直接,但它更加困难SOC.,特别是在最先进的节点,因为存在诸如内存中的争用等问题,可以影响信号完整性的动态功率密度,以及可能导致短期功能和长期可靠性问题的热热点。

“随着我们缩减的,性能的增量增益更难以实现,”铸造厂营销高级总监Kelvin Lower说三星。“这就是为什么有达到纳米线和纳米片等不同设备架构的原因。在这两种情况下,表面积增加。和Finfet.,您有3D门结构。与纳米线和纳米液相识,门全部都在,每单位面积的性能将缩放。但这更复杂。制造复杂性正在增加。当你在Semicon West看到的时候,这不是往常的业务。“

高流动性材料可以帮助在这一领域,但随时在成本,缺陷,易于使用材料,可靠性和可用性方面引入新材料的折衷。

当然,并非所有人都处于领先地位。事实上,大多数芯片制造商仍然在较老的节点上工作,所以对于他们来说,升级到下一个流程节点仍然会在性能方面带来好处。但即便如此,它们从一个节点移动到另一个节点的速度仍在上升。

“移民的步伐正在加快,”该公司企业管理副总裁吴炳仁(Walter Ng)表示。“但并非一切都需要达到3nm。还侧重于正确的性能,以便少赚钱。包装和后端改进是肥沃的。考虑到了很多处理能力并使它们更广泛可能有助于帮助。“

包装
涉及性能时,这是一个非常大的旋钮涉及包装以及可以利用先进包装的芯片架构。

“通过系统架构,您可以以不同的方式查看问题,而不仅仅依赖于硅技术,”三星的低点表示。“因此,您可以分区一个系统以实现系统级性能缩放。我们这样做2.5 dHBM.和HBM-2。您可以获得系统级性能的增加,您的流程技术成本不会尽可能多地播放。这成为分区问题。这是一种分布式处理方法,它是一个重要的推动者。但你也必须超越包装以便在筹码之间进行沟通。高速Serdes IP现在达到28克和56克,未来高达100克。“

此时,包装有三种基本方法。一个是A.扇出,这基本上是包中PCB的密度版本。这种方法利用较短的距离和更快的互连。台积电与其集成的粉丝(信息)商业开创性的扇出,但许多其他铸造厂osats.正在研究类似的方法,强调更高的密度。

Ultratech光电产品副总裁兼总经理Rezwan Lateef表示,晶圆级扇出封装可以提供20%更好的信号完整性,10%更小的封装,以及10%更好的热性能。一个关键原因是,逻辑死亡可能有超过1000个I/O点,这给创建所有这些连接带来了挑战。
“随着记忆力移动到更快的波特率,将需要先进的包装,”他说。

第二种方法是2.5D,其中芯片使用一个芯片连接插入器或某种硅桥。大粘性点已经存在插入者的成本,但大多数铸造都是信心的,在未来几年里,价格将显着下降。

“在接下来的几年内,粘接和互连的其他方向也可以成熟,”UMC的NG说。“我们认为,在未来几年,2.5D和其他解决方案将变得更加主流。现在,我们有许多客户非常感兴趣,但成本点禁止在宽更宽的产品上采用。它在高端使用,但下一步将在中间系统中有很多音量。“

第三种方法已经满了3d,有几种方法可以做到这一点。一个是堆叠在一起并将它们连接通过硅通孔。第二种是使用tsv单片构建芯片。第三种方法是将一个芯片上下颠倒,加热到足够的程度,使一层金属中的铜与另一层金属中的铜熔合。

TESSERA首席技术官Steve Teig称后一种方法“物理3D”,他表示,互连密度大量比使用TSV。“这样,您可以在低功耗下具有超高带宽吞吐量,并且您的管道可以像一个一样大传感器。我们一直在用图像传感器这样做,每个像素都可以访问计算。所以你把芯片A,建立到互连层,然后把芯片B,建立到金属层7,然后你把一个叠在另一个上面。所以你把一个芯片上的铜和另一个芯片上的铜连接起来,然后你把芯片加热一点,把铜线熔合在一起。因此,我们不再使用两个7层的芯片,而是使用一个14层的器件,从而获得了高得离谱的吞吐量。”

威廉·陈某的ASE家伙陈称,目前,先进的包装占所有半导体单位的0.1%。“家庭和其他应用程序”的“聪明的东西”将通过系统内容和异质应用,“他预测。

“晶圆级包装(WLP)是SIP的非常重要的一部分,具有异质整合,”陈说。“这对关联世界的三个基石很重要:可穿戴物品,智能家居和智能机器人。”

异构集成将成为2020年的市场司机,特别是在推出的推出IOT.他指出。“我们正在整个社区努力。WLP正在成为主流。“

业务问题

芯片研发的成本,从设计到制造再到产量,一直都是一个考虑因素,但由于产量巨大,大部分成本相对容易随着时间的推移摊销。

随着移动市场持续平稳,新市场开始要求最佳性能,使用传统缩放来解决这个问题变得风险。

先进制造节点的晶圆价格飞涨。据Gartner分析师Sam Wang称,28纳米晶片的价格约为4,000美元,而7纳米晶片的价格约为12,000美元。“模具尺寸越来越大。模具成本将继续上升。”

因此,如何在提高性能的同时控制成本成为一个更具体的应用决策。EAG实验室总经理Aram Sarkissian称这是“行业的一个分支”,一些公司使用芯片规模的封装为物联网设计小型芯片,而另一些公司则使用堆叠芯片开发定制形状的大型芯片。他指出,多核处理器经常出现在大型芯片上,伴随着所有相关的功耗和散热问题。

“我们在如何控制权力和散热方面有很多经验,”萨克迪斯说。“但我们在较小的包装中看到了更多的挑战。工程师是组装高级包装的专家,但它们并不是那么擅长搭配套餐。“

要采取的途径是一个终端市场的问题,投资回报,在某些情况下很多猜测。

“这个问题是经济学 - 做5nm芯片的成本和回报,”GlobalFoundries'Patton说。每个人都不会回归。这就是为什么我们在22fd和我们的下一个FD路线图中下注。我们认为人们将看看这些快节点的设计成本。有一定的人仍然回到40nm和28nm,谁没有做出他们要去哪里的决定。他们可以使用Finfets,这确实具有良好的性能。但是他们将自己锁定在具有高设计成本和高复杂性的东西中。或者他们可以采取FD-SOI.路线。这在较低的成本点更容易设计。您可以在晶体管上进行前进和反向体偏置。您可以获得非常低的电压。我们展示了0.4伏。我们还展示了很低的泄漏。我们可以每微米达到1皮淋巴。“

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5点评论

半摩 说:

我的第一份在Chip Biz中的工作与Youngwood Pa的Westinghouse,我们的小组被送往巴尔的摩,在Elkridge建造了“世界上第一个专门的IC厂”。出于某种原因,晶片尺寸为1.3英寸。将所有负抗蚀剂和铝金属化从纯铝蒸发,直至IBM告诉我们将硅添加到明矾上。似乎昨天。
晶圆尺寸通常从1960年到2000年改变但慢慢稳定,以便现在450毫米的变化大多是骗子扑克游戏似乎。前面有什么新闻吗?

ed sperling. 说:

450似乎已经掉了地图,但谈到了面板级包装。此时,这些面板的大大明确情况。这已经在2015年底和今年早些时候在几次会议上提出了几次会议。

半摩 说:

谢谢,450毫米设备开发商的坏消息。

医学博士 说:

28nm晶圆价格一年前以3000美元......我现在很确定他们现在较低。4000美元的价格看起来非常乐观。

Ankit Vashishtha. 说:

在任何系统的性能和低功率的主要障碍之一是连接电线,当然如文章中提到的铜连接。更好的替代方法可能是向芯片上的网络(NOC)或使用光纤技术。

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