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下一代设计挑战


由于更多的异质芯片和不同类型的电路被设计成一个系统,所有这些都需要被模拟,验证和验证,然后tape-out。Synopsys工程副总裁Aveek Sarkar与半导体工程公司讨论了规模复杂性和系统复杂性的交集,拐角数量的增加,以及利润的减少……德赢娱乐网站【官方平台】»阅读更多

更好的质量RTL


你如何测量RTL的质量?Philippe Luc,CodaSip验证总监,谈论识别错误,提高验证的整体质量,当在设计中使用不同的块时会发生什么,以及如何提高验证过程中的效率。»阅读更多

7/5nm的高速Serdes


Synopsys的高级产品营销经理Manmeet Walia与Semiconductor工程进行了关于如何优化SoC的所有四个角落的集成,以及在德赢娱乐网站【官方平台】芯片周围移动大量数据的PPA含义。»阅读更多

包装复杂性上升


Synopsys对此的丽塔霍纳看着先进包装设计的一面,包括工具选择的今天,如何考虑什么需要集成IP,同时保持低延迟和低功率,为什么这是更复杂的芯片在某些方面甚至比最先进的平面设计,和失踪的工具流。»阅读更多

使用Systemc加快验证


oneespin Solutions的高级副总裁Brett Cline解释了如何将正式验证添加到高级合成流程中,可以将优化和调试的时间减少约三分之二,为什么这需要在RTL之前完成,从初始化等问题开始,内存出界和其他在模拟中很难发现的问题。»阅读更多

定时关闭在7/5纳米


Synopsys应用工程总监Mansour Amirfathi研究了如何确定关于设计的假设是否正确,特定操作需要多少个周期,为什么这是如此复杂,以及如果信号相位不一致会发生什么。»阅读更多

基于FPGA原型设计


Cadence产品管理总监Juergen Jaeger解释了FPGA原型设计如何提高效率和降低设计成本,设计流程的各个阶段的开发成本,以及在汽车和5G等不同市场中的变化。以及为什么软件现在是减少成本和上市时间的最大旋钮。»阅读更多

融合实现和验证


Sysantha Wijesekara,Synopsys的高级应用工程师,进入如何重新使用TCL脚本进行静态验证,需要使用这些脚本进行的,以便为什么这对“左移”至关重要,以及如何如何处理节省时间,金钱,提高质量。»阅读更多

加速FPGA开发


OneSpin Solutions的现场应用工程师Salaheddin Hetalani谈到了为什么fpga的设计和调试变得越来越困难,通过正式技术可以节省多少设计时间,以及为什么仅仅依赖可编程性不是最有效的方法。»阅读更多

混合原型设计


David Svensson, applications engineer in Synopsys’ Verification Group, explains how a virtual transaction logic model can be connected to develop hardware-dependent drivers before RTL actually exists, why this is now critical for large, complex designs, and how to find the potential bottlenecks and debug both software and hardware.»阅读更多

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