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设计2.5D系统

使用插入器连接模具需要新的和修改的过程,以及组织变化。

受欢迎程度

随着越来越多的设计达到了标线极限,或者遭受了产量下降的影响,迁移到2.5D设计可能会提供一个前进的路径。但是这种先进的封装也带来了一些额外的挑战。

您如何调整和改变您的设计团队可能取决于您过去的关注点在哪里,或者您试图实现什么。存在业务、组织和技术上的挑战。

乍一看,2.5D设计 - 或者有些人称之为异质集成 - 就像在硅中实现的微小PCB。将部件放在该基层上,然后组装成封装。这就是第一个大区别的地方。你试图从一个迁移PCB.或者MCM.将世界分成2.5D设计,你是否试图将单芯片SoC分成多个部分?目标是把更多的功能打包到一个包里,还是像DARPA的方法一样,通过使用预先设计和预先验证来加快和降低设计过程的成本chiplets吗?

起点定义了您将面临的变化量以及沿途的潜在陷阱。本系列的一部分根据本包装方法如何被早期采用者使用的基础审查了业界的一般状态。这里的重点是开发流程的一些变化。

造成困难的原因是ASIC团队和包装团队在一起,他们之间的职责发生了改变。Monozukuri的创始人兼首席执行官Anna Fontanelli说:“传统上,硅和封装设计环境,以及相关的工程专业知识和工具是分开的。集成电路设计是在Unix工作站上完成的,封装设计是在Windows PC机上完成的。封装被设计成一个商品在一个完全独立的硅设计流程的末端。现在,团队被迫转向完全集成芯片+封装和周围的PCB设计流程,这考虑到互连的复杂性,而在3D设计空间工作。”

这两组的培养物是不同的。“如果我们认为在PCB级别或MCM级别的系统中,那些设计的设计,至少就制造商而言,非常宽松,”主应用工程师克里斯奥蒂斯说:有限元分析软件。“他们没有严格的设计规则。在芯片方面,他们有非常严格的设计规则。他们必须遵守2.5D流程的大量设计规则。这将限制与过去相比做错事的危险,但他们仍然需要看待事物并将它们分析在芯片世界中。“

来自ASIC / SOC世界的设计团队可能有最少的变化。“ASIC流量非常成熟,他们没有显着改变,”Tony Mastroianni,Advanced Packaging Solutions Director西门子eda.。“差异是,在ASIC设计团队和包装设计团队之间需要更多合作,只是为了让一切都互相接口。包装内的互连传统上是由物理设计团队完成的,但对于硅中介器来说,它主要由ASIC团队拥有。包装团队需要有很多合作。“

来自包装方的人可能会看到更大的变化。“传统的包装设计师可能有一个适用于层压式包装 - BGA式设计工具的工具,”IC包装和跨平台解决方案的产品管理集团总监John Park说节奏。“当他们从中转换到在硅上设计一些东西时,改变的第一件事是输出GDS数据而不是Gerber数据。他们不再要去制造房屋。他们将去硅晶圆厂。一旦您将转换到输出GDS,您也必须添加到您的流程中的签名。除非他们已知是DRC-Clean,LVS-Clean,否则人们通常不会从硅中建造东西。金属填充等物品有更多的要求。“

团队技能也可能会改变。“较大的公司可能拥有他们需要的技能,但他们可能还没有合作,”西门子的Mastroianni说。“They will need to work together, so whether or not they restructure the organization to have those capabilities — or they just realize that they can’t just have silos working independently, where they hand pieces over the wall — they need a collaborative design environment.”

一种不断发展的流动
这个行业没有单一的标准化流程,而且不太可能很快改变,因为这个领域正在快速发展。

如今,重点主要是被动硅中介体,但未来可能很好地具有积极的内存或3D堆叠,这将产生重大影响。“被动硅插入器只是金属,通常是三个或四个金属层,因此您只需使用金属路由将事物连接在一起,”Cadence的公园说。“您不会插入缓冲区或创建逻辑。它与我们的方式密切相关system-in-package(SiP)或多芯片模块(MCM),其中您使用裸模并将它们连接在一起。在硅干涉的情况下,大多数芯片将有微缓冲区,所以他们将类似于全芯片,他们将有自己的测试,等等。至少在未来几年,我们将采取类似于MCM和SiP的做法。”

向插入器添加功能将放大所需的一些更改。“对于一个被动的干扰者来说,这只是一个路由问题,”马斯楚安尼说。“这不是地点和路线的问题。最初,您将看到一些简单的事情,如缓冲。16、当你有长长的痕迹,你也只能走这么远的死路一条。然后你必须考虑为更长的信号放置缓冲区,特别是像测试信号这样的东西。然后你将不得不开始使用位置和路线工具,这将需要更多的ASIC流程。他们将需要利用定时驱动放置,和静态定时分析之间的模具。许多设计和验证功能以前仅限于专用集成电路,现在将被整合到整个集成电路中。”

一些问题来自复杂性,而其他问题则与物理学相关。“插入器制造需要修改两种过程和材料,“德国默克·克拉,德国达姆施塔·达姆施塔,达姆施塔的业务“它还造成了在2D芯片制造中尚未经验过的额外挑战。这包括大,高纵横比通过衬底通孔,高抛光率/唯一选择性CMP浆料,以及在较大尺寸尺度上的材料性能的影响比在标准互连中,例如CTE(热膨胀系数)失配,粘附和界面应激。新材料需要解决这些挑战,材料的创新是包装整合提供性能可靠性的关键。“

有几个流程的影响 - 架构探索和规划,设计和实施的钟声和插入器,在功能和物理水平都有系统的集成和验证,并签出。

这正在添加一些步骤并修改其他步骤。图1显示了随时间添加到设计流程中的问题的演变。


图1:结合到芯片设计中的其他问题。资料来源:Cadence.

建筑分区
在对功能进行分区时可能会出现错误。“使用任何一种互连方式都意味着必须在芯片内部找到一个自然的分界点,然后再细分,”标准部副总裁Brian Holden说凯索。“这种划分必须是这样的,重要的电路位于每个芯片上,以实现从把更大的芯片分割成芯片的增益。将芯片分割成一块块,可以使用不同数量的一块块芯片制造不同版本的解决方案。瓦片解决方案的一个经典设计问题是设计一个有效的通信系统来处理瓦片之间不直接连接的连接。多年来,人们开发出了许多解决这个问题的方案,包括路由器结构和环形网络。”

但这只是拼图的一部分。Cadence公司产品管理高级总监维奈•帕特瓦汉(Vinay Patwardhan)表示:“就像2D设计一样,早期的楼层规划必须完成,建筑师需要了解接下来会发生什么。”“在进行分区和地板规划时,他们不仅需要注意2D电线的下游影响,还需要注意3D结构TSVS.。他们会有什么样的限制和规则?他们正在集成的芯片或他们正在使用的互连标准施加了什么限制?在此基础上,他们可能需要调整平面图或分区。对单个2D芯片或SoC进行迭代已经足够困难,但想象一下,如果我们谈论的是在插入器上组装7nm的ip ?如果你能在更早的时候意识到下游的物理现象,你将会获得更有效的收敛。”

然而,公司可能无法在一个人身上找到所有必要的技能。该公司产品营销总监肯尼斯•拉森(Kenneth Larsen)表示:“来自许多领域的人将必须一起工作。Synopsys对此。“在某些情况下,这将包括内部包装家族,ASIC团队,热量和信号完整性(SI)和Power Integrity(PI)人员,DFT,静态定时,然后显然是系统架构师。一些挑战和旧工作流程的一些改进领域都是关于这些学科的合作。它不再只是一个人弄清楚一切。它更像是一个迭代和协作的环境。“

他们需要一个共同的交流方式。Ansys 3D-IC芯片封装系统和多物理产品专家Sooyong Kim表示:“需要进行权衡研究,以确定每个模具或芯片在模具内的正确位置,或从一个模具连接到不同的模具。”“接口是什么?”有多少疙瘩?tsv多少?tsv的密度是多少?根据SI冲击,PI冲击,或机械冲击,多少层适合于制造这些界面?他们在这个阶段还没有完整的细节,但他们需要能够准确地想出一个叫做原型流的东西。他们需要能够在计划阶段做出70%的决定。这一计划应该自始至终保持一致。”

虽然这可能需要一个团队来完成,但这个团队仍然需要一个领导者。Monozukuri的Fontanelli说:“早期的可行性和建筑研究避免了潜在的灾难性配置,这可能会导致大量时间被浪费在毫无意义的设计上。”一个新的工程师应该从早期阶段领导和监督系统设计活动。这个人应该了解设计目标,对最终电子产品有完整的了解,并拥有达到预期产品性能所需的约束条件。”

这将对建模等事情提出额外的要求。马斯楚安尼说:“团队必须开始使用更高级的模型,并在过程中添加细节。”“例如,一旦你有了初始位置和路线,你就可以开始进行更详细的功率分析,以及更详细的热分析。这贯穿整个过程。对于插入器,其中一些必须等到asic的布局确定之后,然后开始进行微凸规划。这需要大量的合作才能实现同步。”

可能还需要新的模型。Cadence的Patwardhan说:“随着功能的增加,每个部件都需要有多个表示——我所说的多个表示是指多层抽象。”“这包括每个IP内部的内容,以及来自IP外部的视图,这将是系统级集成人员所需要的。如果他们能在相同的视图、相同的数据库中早期了解到在插入程序中会发生什么,就会缩短整个实现循环。基本上,他们通过使用边界模型或界面模型模糊了边界。”

帮助也可能来自意想不到的地方。Ansys产品营销总监Marc Swinnen表示:“传统上,代工厂在封装领域并不活跃,但现在,看到衬底也是硅,他们看到了自己的更大作用。”“例如,当你看看台积电的cowo和InFO结构时,他们现在已经提出了一套预先打包的建议平面图。这些已经被预先描述过了。它们贯穿设计流程。它简化了开始这一旅程的团队的许多选择。代工厂将在指导和建议如何实施这些措施方面发挥更大的作用。”

验证
功能验证传统上已经跟随V图,其中在分区阶段之后,每个件被独立地实现和验证,然后进行与验证阶段的集成,以将碎片送回。“2.5D集成导致更复杂的验证策略和实践,以及需要识别和解决的更多连接问题,”应用工程主任Vladislav Palfy表示奥克森解决方案。“验证必须在流程的早期阶段,在区块级别上加以处理。这样做可以将bug逃逸的风险降至最低,而bug逃逸会变得更加重要和难以检测。需要注意的是,仅验证预期行为是不够的。对于要完全验证的设计,确保没有特定的行为是必需的。为此,还应该指出,当这些模块得到验证时,对验证覆盖率的理解也变得至关重要。需要精确的度量来理解从块级到完整SoC的设计是否已经被完全验证。正式是确保连接的神圣性、证明不存在场景的可能性以及确保覆盖目标达到的唯一方法。”

即使对于物理验证而言,该行业也同意你不能等到结束。“如果你等待一切都在一起,那么有太多可能出错的东西,”Mastroianni说。“您需要从非常高级别的模型开始,并在我们进入实施之前开始做一些分析。您可以做一些非常基本的功率分析和热分析和应力分析。然后,您可以在流程中执行更详细的分析,以查看您是否仍在轨道上。“

“你必须做一个模糊的物理验证,就像LVS流一样,”Patardhan说。“而且模糊不可DRC根据铸造厂提供的任何规则检查。这必须发生在系统级别。这是一个刀具挑战,因为您必须识别属于每个小芯片的唯一实例并验证它们之间的连接。它需要更多的DRC检查小册子。另一件事是系统级的电磁干扰(EMI)。我们必须以一个矩阵模拟整个系统。与影响SI / PI的尖芯有包装交互。这些检查必须是迭代检查,直到签名阶段直到才会完全留下。“

结论
创建包括硅插入器的包装解决方案被视为半导体行业的长期道路,并承诺提供可扩展的解决方案。但是今天必要的工具和流量并非全部在那里。

该行业正在筹集较慢,更令人增量的问题,允许它以更匹配的方式解决问题。即使有被动插入器,流量中存在新的任务,必须在流程中考虑新问题。身体问题正在增长,以及处理更大的系统复杂性问题。

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