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死亡压力成为一个主要问题

高级节点和包装正在将次要问题转化为主要问题。

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在先进的节点和先进的封装中,简单的不匹配就会影响设备的性能、功率和可靠性,因此在识别和规划先进的节点和封装时,压力变得越来越重要。

在过去,系统中的芯片,包装和板通常是单独设计的,并通过芯片的界面连接到包装,从包到板上。但这几天有很多联系和可能的互动,即不再可以孤立地工作。这些中的每一个都是潜在的压力来源,它们可以作为设计变得更加集成和复杂。

“界面中不再有几百个连接,”3D-IC芯片封装系统和多体学家的主任和产品专家Sooyong Kim说ansys.。“这几天有数百万千万块凹凸连接,从一个模具到另一个。所使用的材料可能来自不同的铸造件和不同的包装组,将各种异构输入带入图片中。“

压力增加了这一方程的全新复杂层,它正在强调责任链中的一些根本的变化。“这曾经是片上工程师的工作,”金说。“现在这是硅工程师的工作。很多零件都是硅化的,因此,由于这些紧张的整合,有不同的方法来分析机械问题。那些紧张的一体化也会影响性能并轻松提升热量。最初,这是一个电气问题。然后它变成了热量问题。现在这是一个机械问题。然而,这种机械问题会影响电气问题,这影响了芯片内的热量,依此类推,在复杂的多体循环中。“

应变和应力下降在弹性的规律或胡克法中,这使得对于一种物体的相对较小的变形 - 类似的半导体器件 - 变形的位移或尺寸与变形力或负荷成比例。在这些条件下,当移除负载时,对象返回其原始形状和大小。

“当我们谈到IC内部的压力时,也许10年前,人们会带来紧张硅的概念,”数字划分群体的CT Kao,解决方案架构师韵律。“晶体管内的应变硅将硅原子相结合。硅层坐在硅锗层上,当硅沉积在硅锗的顶部时,这些原子被推除了。这增加了电动流动性,带来了良好的效果,减少了一些障碍。以这种方式,应力是机械,热和力的原点。“

在早年CMOS.,这些影响很大程度上可以由设计规则来控制。晶体管的尺寸足够大,通过控制有源和良好区域内的间距和外壳,影响可以忽略不计。现在,随着半导体设计和制造的个位数纳米工艺,这些影响正在以难以避免的方式显现出来。当应力施加到晶体管上时,载流子的运动就会改变,从而改变电行为。这些应力通常在晶片内部以中等几何结构的形式出现。

“随着丹尼德缩放的结束,铸造厂继续寻找提高晶体管性能的方法,”Yves Laplanche,杰出工程师,物理设计群体手臂指出。“基于应力工程的流动性增强技术已得到广泛应用。这些技术要么直接聚焦于沟道和源/漏材料,比如使用锗来改变晶格结构,要么涉及特定的工艺步骤,从而从周围环境中对晶体管施加压力。这是压力记忆技术(SMT)或选择特定的接触边缘停止层(CESL)的情况。在这些情况下,施加应力的装置的环境将极大地影响这些技术的效率,并随装置的喜好而变化;例如,NMOS和PMOS可以有相反的行为。随着FinFET技术和7nm和5nm节点的小几何形状,变化的相对影响范围增加。”

导致压力的原因
例如,晶体管与井的边缘之间的距离可以产生导致电气模拟不正确的应力。这些布局不仅会影响芯片级设计,而且甚至是IP.块水平。

“例如,考虑多次放置IP块的芯片。当在独立模式下模拟时,IP块可以通过飞行的颜色,但在上下文中,每个放置都会产生不同的行为,因为周围元件应用的不同应力。另一个例子是模拟块,对称匹配对纠正性能至关重要。独立电路可能表现得出理想的对称,但在上下文中,一个组件可能会从其镜像双床系中经历不同的压力,从而摧毁了预期的对称行为,“产品营销总监,Caliber DRC应用程序”John Ferguson“说明西门子eda.

实际上,在物理知识产权发展阶段,压力影响既是挑战和机遇。“在内存宏或模拟块中,可以密切控制所有设备的布局和附近。在频谱的另一侧,在逻辑库中,每个标准电池的周围可以改变。具体地,地点和路线工具可以从几乎无限数量的可能性中产生一个细胞组合。在ARM的物理IP的设计中,在架构的定义中彻底分析并考虑了应力效应,以保持定义的边界内的潜在性能变化而不影响完整系统的面积。在我们的IP设计的电气建模中考虑了剩余的变化。明智的实施选择使性能差异化以目标的权力,性能和面积(PPA),“ARM的Laplanche解释说。

某些因素比其他因素更大的压力原因。芯片越来越大,它们经常在晶圆上包装,例如在晶圆上的台积电(母猪)的硅。“如果看看它的图片,那么它在它之后的真实晶圆,而且在与模具粘合之前,实际上明显弯曲,”Ansys'Kim说。“你怎么要处理这个?发生这种情况时,电气属性将改变。它是债券吗?它是不同的材料吗?了解硅过程现在至关重要,传统的机械工程师不知道硅工艺。但不知道,你不能真正做出适当的分析。“

所有这些都对可靠性有影响。“如果它是SoW,那么它是一个非常耗电的芯片,根据它被应用在哪里,应用程序的要求可能会非常高。例如,如果它正在进行显示处理,可能会有聚集的电流进入微隆起的子集区域。这是一个可持续的热源与结构上的准备程度相比吗3D IC.结构?这是另一个问题。在它制造出来之后,当它在最后的应用中使用时,它能保持吗?有时两者之间会出现矛盾,”金解释道。

应变工程增加了另一个复杂性。应变是一种应用于硅以提高电子迁移率的应力。但是过大的张力会导致问题,比如互连线的裂缝,随着时间的推移,在越来越小的节点上,这些问题的强度会增加。

“当新的东西弹出时,最初,人们倾向于用诸如一阶效应的原油近似涵盖它,”Victor Moroz,ASynopsys对此硅工程组的研究员。这通常归结为缓冲,即创建另一个缓冲以确保您设置为最坏的情况。但这意味着一些性能被搁置。最终,为了不浪费任何东西,我们会将其改进为包含二阶效应。”

在这里,黑暗的硅概念可以有用,其中块或晶体管断电直到需要它们。“如果你同时使用所有晶体管,肯定会融化。你必须让你的电路懒散。片上监视器可以在此处使用您去的温度,然后,如果检测到过热,它就会减慢一切,“摩托说。

芯片正在加热
热是另一个压力的原因,并且是一种以更晶体管密度和更多计算强度稳定增加的问题,特别是在AI.许多架构的目标的芯片更高利用处理元件。

“由于更具活跃的设备切换,大型模具可能具有局部热点,”西门子的弗格森说。“这些热点在芯片上改变了应力曲线。在多死世界中,热量问题更加有关。堆叠在另一个顶部的一个模具需要更长的路径来消散其热量。当它分散自己的热量时,它将其中一些热量添加到下面的骰子上,这在该芯片的晶体管上赋予了必须占用的芯片的新压力。“

由于热膨胀系数的变化导致的热失配使这一问题变得更加复杂。Moroz说:“当你加热由几种材料组成的结构时,不同的材料会以不同的速度膨胀和收缩。”“通常情况下,与半导体的介电材料相比,金属会随着温度的升高而膨胀,随着温度的下降而收缩,这就是造成界面压力的原因。”

图1:用于两个不同的封装类型的热电阻器的不同热触点的加热和冷却的瞬态行为。来源:synopsys.

图1:用于两个不同的封装类型的热电阻器的不同热触点的加热和冷却的瞬态行为。来源:synopsys.

解决这一挑战需要添加温度仿真,而不仅仅是芯片,而且是整个包装。准确地设计和表征任何给定晶体管的电动行为需要上下文,包括封装,输入功率和整个系统的切换。虽然这是可能的,但它也可能是不切实际的。替代方案正在设计软IP,以便在几乎任何上下文中使用它的使用方式。相似地,chipletsFerguson说,必须安全地插入各种包裹中。

然而,当涉及到自加热时,这是困难的。“如果你有自动加热,那么你可能会有流动性变化,但这是微不足道的。虽然它可能会使晶体管的性能下降几个百分点,但自热的大小不足以改变迁移率。然而,它也加速了晶体管的老化过程,比如NBTI(负偏置温度不稳定)阈值偏移,由于加速老化而减慢了电路的速度,”Moroz指出。

包装注意事项
包装是应变/应力讨论的一个重要部分。在考虑各种包装策略时,有多种选择,从便宜的开始,导热性能差。

“鉴于硅是一个相当良好的热导体,它很好地展开了热量,但是用廉价包装引入了一个瓶颈以辐射出外部的热量,”摩托说。“内部,一切都将是相同的温度,因为硅是比廉价包装更好的热导体。您可能无法在类似于移动应用程序的内容中使用的更昂贵的软件包,这更适合高性能计算应用程序。这些套餐能够辐射比更便宜的封装更多的热量的10倍或20倍。也改变了图片,并且必须在。“

来自领先的EDA工具提供商的商业工具和解决方案正在帮助设计人员弄清楚如何占用此操作。

此外,一旦包装变成更好的热导体,它就会去除包装的瓶颈,但也使其他事情变得更加复杂。“具体地,在包装内部存在不均匀的温度。无论您有热点,它都会在外面辐射。但内部的温度并不均匀,所以你还要照顾,“他说。

有压力只是把包装放在一起。但随着更多包装定制,这些压力变得更加难以识别。因此,需要构建详细的模型,但这些模型迅速可以大小气球。

“随着行业继续从历史性发展中发展摩尔定律模型并扩展到小杉丛世界,我们得到了一套新的压力来源。弗格森说,TSVS,颠簸,BGA和堆叠设备都为设计带来了更多的压力。““历史上,包装解决方案可以考虑一些这些压力影响,但是他们没有了解晶体管的位置或预期的电动行为。这种方法导致过度限制先进的包装,影响完成设计的总大小或成本,或者在不正常工作的设计中(由于诱导的应力被忽略)。在历史方法中捕获这些压力的同时,为具有数百万甚至数十亿晶体管的设计而言,为此可能的计算要求太大而无法实用。另一种方法是使用专用的紧凑型号,可以应用于合理的计算时间内更准确的结果。“

避免问题
虽然工具和解决方案仍然不断发展到从芯片级的解决压力一直到系统级别,但工程团队现在可以采取一些步骤,努力稍后排除问题。

“以前,设计工程师只验证了他们建造的东西后,”Ansys'Kim说。“但这种概念不再有效,因为架构上,结构已经非常复杂,没有做出决策,而且他们将失败。出于这个原因,在原型流动或架构流程中提出良好的方法非常重要,并在设计完成之前运行'如果'方案如何。“

弗格森同意了。“压力影响的整个主题代表了一个全新的优化水平,随着行业继续遵循摩尔定律,以及向芯片经济发展,这将越来越需要。组件必须具有跨多个角的应力和热特性。集成工具必须能够根据这些参数对布局做出明智的决定。虽然该行业正积极地向多个方向调整,但显然仍有很多工作要做。”

出发点是最初造成压力的原因。Cadence的Kao说:“关于压力,我们需要看看物理原理,我们需要看看是什么造成了压力。”“当人们看到晶圆上下弯曲时,他们看到了变形,看到了应变,他们测量了应变。然后,他们研究了晶圆的情况。不是由于向下拉弹簧的力。这是由于温度升高,以及晶圆内部的多种材料,以不同的速度收缩和膨胀。这就是造成紧张和压力的原因。当我们看到问题时,我们看到了结果,然后我们试图找出原因。然后我们解决副作用。在芯片内部,所有的压力都会导致击穿、失效或分离。 At the end of the day, materials, manufacturing, and EDA design tools must all come together to solve this challenge.”

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如何筹码年龄
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2评论

GT. 说:

好文章。我喜欢读书。但CESL是否适用于“联系蚀刻停止层”?(ISO。联系边缘停止图层“

伊夫Laplanche (Arm) 说:

你是对的,这是一种类型。接触蚀刻停止层CESL。

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