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早期和精细的虚拟融合

以较低的成本满足更高的精度。

人气

并非所有芯片都是平等的,这被视为半导体制造商的祝福和诅咒。一方面,可以筛选芯片的某些属性,并且一些芯片可以销售比其他芯片更高的价格。另一方面,生产过程的变化导致硅的性能大大差异,留下芯片制造商,具有宽阔的且有点不可预测的材料分布。

一些芯片可能比其他芯片更好,而其他芯片则比其对应物消耗更少的电流。有时某些芯片的内部噪声比大多数更少,其他芯片可能以更高的速度运行。半导体供应商利用这种情况,筛选芯片,以便它们可以以不同的产品规格销售与不同市场的相同设计。

性能搭桥

制造商测试芯片的属性与各种终端市场的特定需求匹配并将其分类为垃圾箱,通常基于功率和频率。分箱裁定芯片种群以不同的价格和性能点,旨在利用所生产的所有材料,特别是因为设计遵守了“计划的最坏情况”方法。

Binning可以通过添加skus来增加操作的复杂性,但这总是值得的。如果不是,那么规范将简单地写入极端元素,每个部分都会符合该规范。

需要特别是在高性能芯片中,潜在的金融收益(或风险)很大。Binning不仅允许制造商最大限度地提高芯片性能并提供多个市场,它也可以帮助“放松”护卫带和减少面积和功率。根据BIN要求设计允许芯片制造商改善芯片尺寸,功率和参数产量。

一些芯片类型通过速度填充。有些是用于其他标准,如工作温度和电压,输出驱动电流,泄漏等。例如,微处理器(MPU)被箱为高或低时钟频率。在最终测试时,这种测试通常由碎片上的复杂测试设备进行。

装箱的隐性成本

许多测试要么过于难以在晶圆排序中执行,或者在此阶段执行它们的成本是禁止的。速度测试是其中之一。

芯片制造商可能会降低成本,如果他们能够在晶圆排序中测试速度,以便在学习它们之前没有包装所有部分。随着创新但昂贵的异质包装技术的快速采用,尤其至关重要。抄写或搁置组装的2.5D包,因为它不符合所需的规格,每个制造商都害怕太好了。

但是,今天的最着名的方法不支持晶圆排序的速度测试。标准晶片探针卡具有很长的信号引线,不能支持非常高的电流需求,因此早期阶段的速度测试需要非常昂贵的定制探针卡。

对于一些芯片,啤酒需要非常精确,并且这种精度通常意味着一种更复杂的测试仪,一个具有更高分辨率的测试仪必须用于执行测试,提高测试成本。

如果有办法确切地知道芯片会表现有多快不得不进行速度测试?如果在晶圆排序中可以执行这些测试的替代方案,该怎么办?

甚至更多,如果所有的啤酒,无论如何精确,都可以在晶圆排序完成?

使用深度数据分析的虚拟分配

事实上,它可以。现在,由于新的数据来源,现在可以获得早期和精细的搭档,这些数据源在生产中提供了更早的阶段。

ProteAntecs使制造商实际上以基于深度数据的简单和廉价的方式,实际上是垃圾箱。通过使用称为“代理”和复杂AI软件的微小片上测试电路的组合,芯片制造商可以在标准表征过程中测量的任何芯片内部行为和参数之间的关系。这些关系可用于测量晶片排序时的类似芯片的内部特性,精确地预测芯片在最终测试期间的执行方式,甚至在晶片划线之前也会如何执行芯片。

这远远超过晶圆排序通常执行的简单通过/失败测试。相反,通过使用proteantecs'分析平台,Proteus,芯片现在可以分类为精确的操作类别,即使在这个早期阶段也能够实现非常精细的搭档。

下图显示了Proteus Analytics平台中的闪入仪表板:

下面的曲线概述了跨多个批次的VDDMIN BIN阈值的可见性:

蓝色点表示具有符合所需产品规格的VDDMIN水平的芯片,并将在目标箱中填充。橙色点表示需要更高VDD级别的芯片,并且将在高功率箱中填充。这些频体基于晶圆排序期间导出的预测VDDMIN估计,而不是现有的最着名的分发方法,其中运行了昂贵的测试,仅在最终测试时确定VDDMIN。

通过这种方式,芯片制造商几乎可以完全了解晶片的封装部件在包装单个芯片之前将如何填充。他们可以挑选和选择划线,单一地划分的晶片,并将晶片留给以后留下。它们甚至可以将晶圆芯片中的一个逐个决定,并且可能被丢弃或保存在模具库中以供以后使用。

左移搭档

在Proteantecs,我们有时会打电话给这个早期的啤酒“换档送屁股”,因为整个分机过程在制造过程中更早地完成了更简单的库存控制,减少了浪费的包装努力,以提高销售的商品成本(COGS)。考虑一个2.5D包裹可以运行近1,000美元的价格时可以避免的风险。

要了解如何使用它,让我们考虑一个使用蛋白质的制造商,并发现某个晶片只会产生较慢的零件。如果有更快的相同部分的市场,他们可以将晶圆放在一边。晶圆可以为包装和测试提供更高百分比的快速部件。

早期和精细的啤酒可以将单个晶片上的单个芯片指定在非常窄的操作范围内。这可用于受益最近的MPU,该MPU使用多芯片模块(MCM)或2.5D封装技术密切连接速度屏蔽的处理器和存储器以进行速度优势。在包装之前必须仔细匹配这些产品中使用的芯片的操作参数。利用当今最着名的方法(称为“KGD”的良好模具),这涉及晶圆排序的昂贵的速度测试。利用Proteus平台,可以在没有实际运行速度测试的情况下进行这种速度匹配,因为代理将指示哪些芯片在哪个速度时运行,而不需要实际速度测试。

可靠性搭档

左左箱也在可靠性筛查中起着至关重要的作用。为确保为客户提供的成品质量水平,常规测试进行杂草缺陷。即使在进行了大量测试之后,某些部署的部分仍将在某些应用程序和环境条件下或运行一段时间后最终失败。这些有什么被认为是潜伏的“可靠性缺陷”,即在生产阶段期间不明显。

进行加速寿命测试,例如烧坏,以在极限和温度条件下模拟IC的操作。芯片制造商使用这些在产品部署到其最终任务之前人为地使用这些IC并筛选可靠性缺陷。正如性能分布一样,这些测试是对包装材料进行的,尚未加入整体生产风险。在测试期间,还确定了产品的预期寿命,因此制造商可以根据可靠性分级箱。

Proteus提供了一种在早期阶段进行分类成箱中的模具,其具有不同程度的可靠性,从而能够预测不同类模具的可靠性行为,已经在晶圆排序。该过程不仅提供了大量的节省,而且根据可靠性要求,可以量身定制供应以满足各种应用的市场需求。

设备混合和匹配

换档禁区的另一个好处来自更复杂的芯片远离单片设计,以设计使用多个小芯片的设计,每个都可以执行最终产品的一半。两个或多个小芯片封装在一起并作为较大的单芯片装置操作。这种方法已经受到FPGA供应商的欢迎,并且在高端MPU中获得牵引力。这些小芯片必须在它们包装在一起之前彼此速度匹配,这是Proteus可以比当前建立的方法更具成本效果更具成本的任务。

有价值的机会

在晶圆排序的啤酒队是制造商的梦想很长一段时间,但在大多数情况下,它已经过于昂贵或太难。今天有一种新的方法,通过深度数据分析,在晶圆排序的同时在增加箱的分辨率时执行钻孔。

由于不可用的材料不需要包装,这为芯片制造商带来了几个好处。这不仅会降低所销售的商品(COG)的成本,而且它改善了库存转弯,因为它缩小了成品库存(FGI),它允许制造商更好地将其库存与市场的要求相匹配。无法立即需要的芯片可以在晶圆形式或模具银行中保留一边,在包装之前等待正确的市场发展。

这是一个简单的解决方案,提供了正在进行的行业的净成本节省。



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