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有多少核心?(第2部分)

第2部分:Fan-Outs和2.5d将改变核心的表现以及如何使用它们;混合架构进化。

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新的芯片架构和新的封装选项——包括扇出和2.5 d——正在改变基本的设计考虑,包括需要多少核,它们的用途,以及如何解决一些日益棘手的瓶颈。

如同报道第一部分,只是添加更多核心并不一定提高性能,并添加错误的尺寸或类型的核心浪费。这使得在半导体行业的几个广泛班次方面设定了舞台。在平面上,缩小 - 一切正面,焦点已经从架构转移到微体系结构和软件。在这一点2.5D高带宽内存和混合内存立方体的商业推出大大减少了性能瓶颈,但关于设计工具有多成熟以及这些设计的成本将会以多快的速度下降,仍有一些挥之不去的问题。

这两种变化都将对设计中使用的核心的类型和数量产生重大影响,以及未来将面临的重大挑战。此外,它们使得系统架构师必须更深入地研究什么内核在哪里工作得最好,它们将如何使用,它们将位于哪里,以及是否有可能提高价格/性能/区域的替代方案。这需要在设计的前端进行更多的工作,因为一些内核可以被调整大小或用不同类型的内核替换,以满足不同的吞吐量数,在后端可能需要更多的验证,因为这些新方法可能会引入意想不到的极端情况。

“我们看到不同的交通模式,”Sundari Mitra表示,CEO和联合创始人NetSpeed系统。“次优的方式是大小,以满足所有要求,或者同时达到所有要求,以便满足所有峰值要求。您需要进行延迟和带宽分析,并使这种更异质,因此您可以在“如果”分析中添加“。”

这大致相当于用贝尔曲线的聚合模型替换单个响铃曲线,以获得如何使用设备的更详细和准确的图像。它代表了各种核心和计算元素的物理属性的组合,它们在它们上运行并连接它们的软件,将它们放置的存储器,以及所有这些元素如何封装在一起。

“多核系统的问题并不介绍硬件,这可以根据需要进行缩放,”Zibi Zalewski(总经理)表示Aldec硬件部门。“问题是在软件方面 - 如何在应用程序中有效地使用这种多维处理功率。这是工程团队开始使用FPGA加速算法而不是多核处理器的原因之一。FPGA解决了速度问题,同时编制的软件开发人员的语言类似。最近的英特尔和Altera合并只证实了该过程前进。传统处理器的联合架构和FPGA.为永无止境的速度比赛提供了新的解决方案。“

FPGA供应商是第一个拥抱2.5D包装的供应商,虽然不是出于性能原因。Xilinx.Altera.(现在是英特尔的一部分)插入者把四核芯片作为提高成品率的一种方法,因为小芯片的成品率比单个大芯片的成品率好。干扰器简单地消除了将一个芯片拆分为4块的性能开销。

在ASIC世界中,先进的包装已经将重点放在较高的时钟速度上,因为动态功率,漏电流和热效应可以在封装中更容易地隔离而不是模具。Fan-Outs和2.5d提供比平面配置更高的速度互连,直接影响电阻和电容。

“您拥有的核心越多,将需要进入内存的访问量越多,”ASIC营销总监Bill Isaacson表示,埃斯利昂。“这给ASIC和ASIC的路由能力带来了很大压力,特别是如何划分设计。”

成本方程
FPGA供应商可能如此迅速地欣赏成本效益的原因之一是FPGA是系统。大多数SoC供应商,特别是无晶片公司的业务结构完全不同。它在各种级别的效率奖励,这通常意味着各个组件或块。这已经被推迟了FD-SOI它延缓了扇出和2.5D的采用,直到转移到下一个流程节点变得如此痛苦,许多公司开始寻找替代方案。

在2.5D的情况下,真正的突破是HBM-2,现在由两者商业提供三星和SK海力士。两家公司都表示,规模经济将遵循与其他记忆企业相同的道路。由于这一点和性能/功率的原因,2.5D已经在FPGA市场之外变得流行,首先是在网络设备和服务器中,因为interposer的性能优势,最近,越来越多的设计正在广泛的市场中开发。

如2.5d所在地,许多关于新包装方法的早期担忧都会被关注。一个人涉及已知的好死。虽然这仍然是3D-IC的问题,但它被证明是2.5D和扇出的问题。在过去的几年里,在过去的几年里,在过去的几年里,甚至在那些死亡中的处理甚至变薄奥萨斯。更大的问题是能够在那些模具包装在一起之前识别和解决潜在问题。埃斯利昂’s Isaacson said testing methodologies are now in place for 2.5D, and while the industry still has not hit high-volume production on this kind of packaging outside of networking and server chips, there is a recognition that debug needs to be part of the packaging.

设计团队需要了解如何在这些架构中使用物理效果。“一个问题是热,”应用工程高级总监Arvind Shanmugavel说有限元分析软件阿帕奇业务部门。“挑战是如何模拟真正的热行为,以及如何在2.5D中模拟界面的电行为。你必须在一个包中建模和模拟整个系统。”

但需要建模的内容也开始改变。随着POWER,性能和成本,现在在包装内的助焊剂中,软件更加紧密集成,权衡显着变化。

连贯性和其他记忆方面的考虑
在过去,几乎所有关于多处理或多核的讨论都包含了一致性。内存必须更新以保持所有核心或处理元素的同步。这不再是一个简单的讨论。随着设计变得越来越复杂,包括更多的内核和内存类型,有三个选择:

•没有一致性。核心可以不对称和独立运行。
•有限的一致性。有些核心是连贯的,而其他核心则不是。
•系统级一致性。一致性讨论使用各种计算元素从CPU存储器转移到整个系统。这在高性能计算中尤为重要,它使用来自CPU和GPU的一系列处理器到FPGA。

目前尚不清楚的是,随着新的包装方法的推出,未来这些世界之间的界限将如何变化。

“如果你看看异构计算范式,软件会要求所有地址都是一致的,”首席技术官的德雷门说超音速。“一切都需要缓存一致性。您可以迁移程序的某些部分,但它们仍然必须在缓存中彼此一致。同时,全局缓存一致性的能量消耗过高。它可能需要多次获取数据。如果没有缓存,加速器就不能很好地工作。这会导致内存瓶颈。”

HBM-2在这方面的作用尚不完全清楚。Wingard说:“利用这些带宽仍然是一个挑战。“HBM需要平均分配流量。这就是为什么人们会同时看待多个记忆之类的事情。”

与此同时,这些包装接近使用核心和记忆的开放开放的新选项。例如,可以使用高度拥塞的内存架构运行的核心可能能够在使用Microbumps连接到内存的包装中的速度的两次运行,在分数下单独的不对称核心中运行加密/解密权力。

但这些变化不限于2.5D或扇出。连接到常见内存架构的核心,无论包装如何,也可以在系统中增加一些弹性。这表示使用作为系统一部分连接的核心的完全不同的方式,而不是仅为冗余的故障转移。

“将来,您将看到更多可用于软件的核心,但不是相同的核心,”营销副总裁Kurt Shuler说Arteris。“它们可能会相互沟通,但通常它们只需要控制系统的一部分。所以在人类的大脑中有视觉,听觉和嗅觉。如果有气味的那部分发生了什么,大脑的其他部分就会接管。他们在这方面做得不好,但仍然有效。”

内存体系结构也可以在这里发挥重要作用。大多数电流方法使用片上SRAM和片外DRAM。但不同的包装选项,耦合与不同的内存架构,可以更改公式。

“你可以肯定重新平衡,”解决方案营销副总裁Steven Woo说Rambus。“您可以聚合内存并使其可用于处理器,这允许您在系统中使用较少的处理器。如果您查看数据中心,CPU使用了10%。这意味着您可以使用1/10 CPU数和相同的内存容量。“

同样的公式适用于SOC或2.5D包装。“核心数量越来越快,而不是内存的自然生长速度,”沃奥说。“核心遇到足够的内存,并且在某些情况下,核心是饥饿的。我们在多核处理中看到了这一点,其中有时核心坐在闲置,因为没有足够的内存容量。“

将其移动到一个抽象级别,所有这些部分都需要在系统级别进行。在这一级别,大问题是沟通的,根据Silexica软件解决方案首席执行官的Maximilian Odendahl,它开发了多核编译器。“MultiCore编译器现在需要决定将其放在哪里。这一切都是关于你想沟通的内容,而不仅仅是在哪里。但是没有办法可以手动做到这一点。它太复杂了。”他添加了通信问题是相同的,无论是2.5d还是paralar。

从宏观级别更容易查看此内容更容易。但在地面上,使这项工作顺利所需的变化次数是显着的。这些变化会影响来自芯片的成架和组装的所有内容,其中组件是源头,使用哪些过程,它们是如何打包的,甚至是工程团队的必要技能和互动。

“问题是所有这些元素都需要以非常高的速度互相合作,”aldec的Zalewski说。“包括在FPGA中加速的操作的快速存储器访问,能够与处理器或甚至软件API交换数据。内存和FPGA供应商都在处理解决方案。快速动态存储器,内置FPGA存储器块,集成控制器优化,以便在这种架构中进行合作,甚至具有处理器和可编程逻辑的集成芯片 - 这些都是非常关键的任务。处理器核心本身的速度不再是主流主题。研发团队正在研究新的计算架构的高性能基础设施和FPGA加速项目,具有来自大数据处理服务器场,汽车驾驶员辅助系统或互联网安全的市场挑战。“

那么需要多少核呢?这个问题没有简单的答案,随着选择和权衡的数量不断增加和发展,未来几年的答案可能会变得越来越复杂。

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1评论

帕特里克明智 说:

42.

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