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寻找高级包装中的开放缺陷

没有单个筛选方法将显示创建打开的所有可能的缺陷。

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捕捉芯片封装中的所有缺陷变得越来越困难,需要混合电气测试、计量筛选和各种类型的检查。这些芯片的应用越关键,付出的努力和成本就越大。

潜在的开放缺陷继续成为测试、质量和可靠性工程的祸患。封装中的开放缺陷发生在芯片到基片、基片到板的接口和基片内部的连接处。这些缺陷通常是在制造过程中产生的,但它们通常通过最终测试。随着现场足够的热循环,这些缺陷变成完全打开或短路。

不幸的是,没有简单的方法可以找到这些缺陷。简单的电气测试不足以检测低电阻连接路径中的潜在缺陷,从芯片/基板粘结到封装底部的凸点/引脚。而检测可以有效地检测出顶部和底部连接处的潜在缺陷,但不能发现衬底或再分布层(RDL)内的缺陷。

实现100%的检查也很贵。它需要装配设施管理者在具有足够的吞吐量和计量能力的新系统中投资。

即便如此,这是一个知道使用什么类型的测试。对于基材潜行开放缺陷,如果工程师使用异常测试检测技术,电气测试可以有效。通过先进的包装解决方案,信号引脚的测试设计(DFT)电路提供了具有附加测试方法的工程师,可以应用诸如异常值检测的数据分析解决方案。

潜在的开放缺陷检测已经是一个十多年来的问题,但是这个挑战正在变得越来越困难。为了显著降低逃逸率(通常以百万分之一来衡量),以及先进包装技术(2.5D、3D-IC和SiP)的出现,业界对包装缺陷的认识有所提高。这部分是由于许多用这些先进技术开发的设备都很昂贵,部分是由于更复杂的组装过程提供了更多的机会,使缺陷潜入。

“对于许多客户来说,组装和包装就像一个黑洞,”PDF solutions公司Exensio解决方案总监Greg Prewitt说。“在装配和包装过程中发生的许多步骤都可能导致产量损失、质量问题,并影响长期可靠性。拥有包括组装和封装在内的产品生命周期数据对于全面实现从最终封装的器件,甚至在终端市场系统中,一直到源晶圆的器件可追溯性非常重要。”

Liubond是半导体器件的最普遍的包装技术,但对于电话和高端计算应用所需的电力密度和信号连接,例如AI和Enterprise服务器,这是不够的。这里的连接技术是颠簸和微胀气。

CyberOptics研发副总裁Tim Skunes表示:“在凸点和支柱过程中需要控制的关键参数包括凸点高度、位置、直径、形状和共面性。”“所有这些都是确保可靠连接的关键。由于热应力对不同材料的影响随着时间的推移而累积,芯片间的连接很容易发生现场故障。”

现场失效由于包装缺陷有洗衣单的成本,从已知的好死的实际成本对供应商的声誉和影响,在任务的情况下,安全至上的系统中,用户安全风险和潜在的金融负债到设备制造商。因此,测试和计量供应商都预计,汽车制造商将在各自的供应链中更多地参与到组装和包装供应商中。

KLA ICOS部门产品营销经理Olivier Dupont表示:“我们已经看到,汽车制造商正在改变传统的包装测试和检查,以避免可靠性失效。”“在娱乐、功能安全和辅助驾驶等各种汽车功能方面,筛查潜在的潜在包装缺陷可以对汽车的长期功能产生重大影响。为了限制缺陷风险,我们一直在开发具有更高分辨率、准确度、精密度和可重复性的检测模块计量模块。我们也越来越聪明地将观察到的软件包缺陷与软件包的长期可靠性联系起来。”

包装缺陷到屏幕
那么,是什么让打开的包裹如此难以被发现呢?从高层次的抽象来看,封装是半导体芯片和系统之间的一串金属连接。缺陷可能发生在每一个连接内(打开/增加电阻)或连接之间(短路/高电阻之间)。

并不是所有的缺陷都会导致严重的问题。一个信号路径缺陷可以杀死一个设备,而一个电源路径缺陷可能永远不会引起问题。但并非所有这些都很容易找到。与直觉相反,低电阻路径使它的挑战,以检测开放的潜在缺陷。这些缺陷从低电阻转变为在稍后的时间点完全开放。

“随时随地在电路和缺陷中得到并行性,幻影 - 这意味着它们并不容易解析为单一的网络 - 这被证明是挑战性的,”国家文书汽车总监Sam Jonaidi说,这被证明是具有挑战性的。“例如,电源引脚/电路下降在此类别中,传统上通过冗余补偿。作为一个例子,如果我在围绕管芯周围的封装上有40个接地销,则在一个错过的连接时,不应对设备的操作产生不利影响。“

今天,半导体可以使用多种封装技术。线键封装约占半导体器件的75%。帕累托图上的下一个是球格阵列,也称为C4碰撞,有多种口味。在这个数字之下的是2.5D/3D包装,目前这只占整个市场份额的一小部分,尽管这个比例还在增长。

不管使用何种封装技术,开放缺陷都可能发生,而且它们发生在相同的三个位置。这些位置会影响这些设备的筛选方式。


图1:包装的概念图。资料来源:半导体德赢娱乐网站【官方平台】工程/安妮梅西克纳

连接可以是导线、凸点、微凸点、衬底过孔、硅插销内的长互连线和引脚。这些都可能导致缺陷。例如,在倒装芯片中,这些缺陷可能来自模具凸点、模具与基片之间的连接质量、顶部基片凸点、RDL内的互连以及底部基片凸点。


图2:倒装芯片BGA封装。源凸版印刷

倒装芯片衬底中的再分布层可以从三层到七层不等。


图3:传统基体的再分布层和电镀。源布鲁尔科学

RDL路径中的每个via都为开放或弱接触创建了一个点。2.5D和3D包中的层数也有所不同。考虑到硅干涉技术的成熟,设计工程师和工程管理人员更加关注微凸缺陷。

“可预见的是,随着先进的包装技术获得牵引力,凸块和柱子的尺寸和间距降低,并且它们的数量增加了。C4 /倒装芯片工艺的凸起,现在是一个非常成熟的工艺,直径为75μm至200μm,类似地倾斜,“观察到的丑津。“随着无铅工艺的引入,尺寸略微降至75μm至150μm。铜柱工艺目前主流,直径去耦凸块高度,允许制造商将直径降至50μm至100μm。下一代流程现在即将上网,使用10μm至30μm直径的微柱。“

proteanTecs产品营销高级总监Nir Sever表示:“最有问题的可能是连接衬垫和衬底的微凸点。”“这是因为一旦模具组装在基板上,它就被‘隐藏’了。在大多数情况下,只有通过灵敏的电阻测量才能检测出潜在的缺陷。也很难区分故障的来源是在互连的近端还是远端。UCT(通用芯片遥测技术)不仅在测试过程中提供了可见性,而且在任务模式下,如果由于pin或连接基板产生问题,也可以提供粒度分辨率的车道连接。”

其他人同意。“我们对顾客进行了一些研究,我们通过各种形成的焊点测量阻力,并且真的很难关联,”Scott Jugler Coo在SXVR说。“所以很难找到这些电气测试。”

为什么潜在的开放缺陷如此重要?该设备在现场的热循环产生机械应力,使微电阻接触变为完全开放。包装设计通过精心设计来管理这种热循环。

不过,这还是假设了一个完美制造的设备。制造过程控制可以提高成品率,但随机缺陷或过程偏差可能导致薄弱的冶金连接。这些都需要在生产过程中进行筛选。


图4:包装缺陷筛选机会。资料来源:半导体德赢娱乐网站【官方平台】工程/安妮梅西克纳

检查开放的缺陷选项
电气测试无法发现潜在的公开缺陷,这促使制造设施加强检查。

“检查几乎是一个授权,因为电气测试并不总是捕获尤其是潜在的失败的所有缺陷,”Jonaidi说。“作为一个例子,我们可以光学地推动坏钢丝键。然而,它将通过飞行的颜色来通过最终测试,并在现场和温度下失败。“

在装配前检查模具或基板上的凸起,使工程师有机会检测形成不良凸起。多个波长可用于检查,光波长是最普遍的。然而,这可能是耗时的,这就是为什么KLA和Cyber​​optics这样的公司开发了允许在等于或更好的覆盖范围的吞吐量的检查设备。

“许多客户,特别是在汽车应用等风险市场,都需要100%的检查。其他光学检测技术受到挑战,提供100%的检查,以足够的准确度和精度在生产吞吐量上,并经常使用采样策略,外推特征的测量来表征整个人口,“讯息般的丑津说。“许多人也需要单独的2D和3D测量的通行证。MRS传感器的高速和能力在单个通行证中使2D和3D测量允许它能够提供精确的,可重复的结果,以每小时超过25个晶圆的吞吐量。“

装配后的检查需要其他设备,因为不可能用光学技术检查所有东西。x射线检查是最常见的地下图像,但直到最近设备才能够以生产速度完成这一工作。

SVXR的Jewler说:“在x射线系统中,有一个x射线源穿过设备,然后用探测器测量吸收。”“我们的检测器的动态范围能够非常精确地检测到焊点厚度的微小变化。”

晶圆和封装测试也可能损坏碰撞或销,因此促使一些制造商在组装前和最终测试后安装检查步骤。

“包裹检查通常发生两次。首先,在最终包装的组装之后,在最终测试之前,第二次在发运设备之前完成包装测试后,“KLA的杜邦说。“在包装组装之前也可以进行裸管的检查。ICOS F160在切割后检查裸管,以检查在将模具发送到后续装配过程步骤之前检查裂缝。“

开放性缺陷的电气测试选项
刚刚讨论的检验技术中缺少是能够在基板内观看缺陷。电气测试可以这样做,但该过程并不简单。

在最终的测试中,产品工程师首先应用开路和短路来检测产品和测试单元组件的问题,比如负载板。

“空头和空头很容易被发现,”Jonaidi说。电阻测量就不那么容易了,因为电阻值很低,很难测量。我们很少有机会4开尔文测量。“

由于焊料凸块形成不佳,焊点和基板互连由于形成较差,因此这些小电阻变化了,对电气测试进行了挑战。然而,它不是不可能的,并且在基板(RDL)内是必要的。

一个行业内幕答题召回了一个涉及现场返回的事件,表明包裹失败。分析工程师将其缩小到特定的包装基板供应商,经历周期性的游览,而不是整体流程问题,并确定通常的嫌疑人 - 倒装芯片焊球或球网阵列焊球 - 不是原因。真正的问题是衬底通孔中的弱键。

事实证明,欧姆定律可以检测到这些缺陷,但前提是工程师采用部分平均测试,而不是基于规格的通过/失败限制。工程师们着眼于现有的信号输出电压测试来筛选这些缺陷,特别是V低。输出驱动器需要大约20ma的电流。因此,电阻每增加1欧姆等于10mV,工程师们决定他们需要检测3欧姆的增加。

电流通道从ATE引脚电子卡(PEC)通过加载板和封装到信号输出驱动电路。这条路径中有多个来源的电阻路径变化,这自然需要在部分平均测试中考虑确定的极限。

在发现其他衬底供应商存在类似问题后,工程师对零件平均测试(PAT)方法进行了改进,由静态测试转向动态测试。

同样的检测异常值的原理也需要应用于高级封装。评估芯片之间的连接需要应用基于ddf的测试方法进行参数测试,如SerDes电路中常见的定时和电压裕度能力。

“先进的包装(2.5d / 3d / sip / chiplet)之前没有解决新的挑战,”ProteNtecs的SECT说。“这一切都是关于从简单的通过/未能参加参数测量的全部 - 由于Serdes等频率和低计数I / O接口而需要,这是必需的 - 到MBM,OpenHBI,AIB,GLINK等大量并行I / O.和弓。这些大规模并行接口,从数千个到数万个I / O中需要基于测量的数据分析,从即使是单个芯片的巨大数据。“

结论
包潜行的开放缺陷始终是检测的挑战。几个行业趋势 - 百万分之一的汽车用于消费者行业数百百万份,高端计算中的先进包装 - 指出更加集中的努力,以更早地检测它们。

这些缺陷的欺骗性促使工程师将DFT特性设计到I/O电路中,将基于异常值的通过/失败限制应用到电气测试中,并在关键工艺步骤后部署100%的检查。标准接触测试经常遗漏不完美的焊锡连接,无论是线键合还是球栅阵列封装类型。在应用光学和x射线检测屏时,工程师可以充分自信地检测出顶部和底部的缺陷。但这些技术仍然无法检测到基体RDL中的冶金缺陷。

最终,检测成本需要与现场故障风险相平衡。这将决定电气和检查技术的组合,用于发现难以捉摸的潜在开放缺陷。

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4评论

大卫学员 说:

谢谢你的有趣的文章,安妮。我想补充的是,在依赖测试和检查之前,防止制造过程中出现异常材料、相关的良率损失和潜在缺陷,应该是一个重点领域。例如,应用于衬底制造商的KPI计量和在线验收测试的方差分析(ANOVA)在质量保证和CPI方面有很大的好处。另一个评论是,根据我的经验,当进行热(如> 80C)时,缺陷的电气O/S测试得到了显著改善。

Krasi波波夫 说:

为了提前消除这样的问题,你们应该集中在热/冷应力测试上,做这个PE组必须在晶圆级实施PAT工艺。

安妮梅西克纳 说:

Krasi,可以进行包级的热/冷测试。通常,在包级别,它们会删除一个临时套接字。

PAT可用于晶圆和包装。我最近写了一个文章在这一点。

然而,本文中的缺陷与封装缺陷有关,并在晶圆级别拍摄无济于线。PAT在包级别,随着一个工程团队的描述通过裂缝解决了RDL。

安妮梅西克纳 说:

大卫,
很高兴您对这篇文章感兴趣。
你很正确地指出,在高温下测试单元将更容易找到电阻打开。
然而,当你只寻找3欧姆的差异,这可能是困难的。

您对基板制造商的观点使用统计过程控制监视器,CPK,KPI,以减少本文所述的偏移将充分利用。

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