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创新策略正在改进早期设计电路验证

早期避免耗时耗时和填充的雷可的LVS。

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布局vs原理图(LVS)电路验证是集成电路(IC)设计验证周期中的一个重要阶段。然而,考虑到今天的大设计尺寸、众多的层次结构和复杂的铸造甲板,在最快的周转时间(TAT)内满足计划的胶带截止日期可能是困难的。为了尽量减少TAT,大多数设计团队现在使用并行设计流程,其中各个块与全芯片设计并行实现。这些区块,包括内部和第三方供应商知识产权(IP),在验证周期中经常处于不同的完成阶段,如图1所示。


图1:并行设计流程通常包含不同完成阶段的区块。

但是,设计团队通常迫不及待地等待运行LVS验证,直到所有块都完成并实现,有几个原因:

  • 合并已完成的块可能会导致块之间的许多连接错误
  • 在验证周期接近尾声的时候,调试错误的时间就会更少,因为带出的最后期限即将到来
  • 修复错误可能需要对布局进行重大更改,这需要更多验证迭代

不幸的是,这意味着设计人员通常最终消费了他们的LVS验证周期的重要部分迭代“脏”或不完整的块,宏和芯片。由于并非所有的错误在这些早期阶段都相关,因此运行全芯片LVS创造了可以从数百到数千次的错误违规。设计团队知道,在每次迭代中执行完整的LVS签约运行是过度的,更不用说耗时的LVS脏设计验证有时可以跨越日期到几周,由于芯片的不成熟。在脏设计上运行LVS签名流程不仅需要大量的运行时和计算资源使用情况,但调试和修复这种许多错误,其中大部分都将成为假,既令人沮丧和反复效益。

借助创新的电子设计自动化(EDA)工具,设计人员现在可以在早期设计阶段对模块、宏和芯片进行有针对性的电路验证和调试。例如,西门子公司门特的Calibre nmLVS-Recon早期验证工具使设计团队能够应用有针对性的电路验证,提供了通常在早期设计电路验证中缺失或难以实现的功能:

  • 分类:专注于早期设计分析的特定高价值类别
  • 优先级排序:首先解决最具影响力的LVS差异
  • 任务分配:使多个设计师/团队能够同时专注于不同的设计问题集
  • 分区:拆分数据,便于调试和根本原因分析
  • 数据重用:递增在现有数据库和磁盘文件上的执行以减少运行时
  • 互动方式:实时编辑以验证解析、巩固修复并加快调试周期

早期设计短隔离

设计师经常花费大量的时间找到和调试短裤。电源/地(P / G)短裤可能非常复杂,有时需要数天才能完全修复和验证。这种复杂性部分是由于这些大网包含跨越整个设计大小和交叉许多层次结构的P / G网格,并且还因为可以有多个短路来源。事实上,我们的研究表明,在某些情况下,设计师在某些情况下,在这一问题上有80%的早期验证周期。

Caliber NMLVS-Recres短隔离(SI)使用模型使设计人员能够专注于短隔离和短路调试。The tool automatically executes only those steps of selective connectivity extraction that are needed to construct the required paths for short isolation analysis, while discarding unneeded operations (e.g., electrical rule checking, LVS comparison), using the foundry-qualified Calibre process design kit (PDK) “as-is.” After short isolation execution, designers can also leverage the Calibre RVE interactive short isolation (ISI) functionality to execute on-the fly debugging and resolution of shorts [1].

设计人员可以从中选择并组合多个选项,以进一步描绘这些区域中的这些区域特别感兴趣:

  • Layer-aware SI
  • Net-Aware Si
  • 自定义如果

Layer-aware SI

为了减少运行时和调试时间,设计人员有时将其设计划分为更小的段,并分段执行较短的隔离和调试运行。设计人员可以尝试按层或块手动划分布局,并启动短时间的隔离验证运行。然而,手动对设计进行分区是乏味和耗时的,并且试图隔离分区段上的短代码可能会导致不正确或错误的结果。

层感知功能使设计者能够根据需要使用多个选项自动有效地分割他们的设计,方法是在规则组中添加一个标准验证规则格式(SVRF)命令:

  • 兴趣层:设计人员可以选择兴趣的层,​​例如线路(BEOL)金属层的后端。专注于特定的层集减少了正在处理的数据量。
  • 层分组:设计人员可以将图层分段为金属层组,每个都包含指定数量的图层。例如,设计师可以将层分段为三重态组,从金属1通过金属3开始,然后通过金属6移动到金属4,等等。在这种方法中,焦点是顺序短隔离,从一个组移动到下一个组。

这些分段方法导致更快的SI迭代运行时和显著更短的调试周期。如图2所示,在初始路由过程中对脏设计运行Calibre nmLVS-Recon层感知SI技术,使得设计团队完成的SI迭代比LVS结束迭代多得多。选择BEOL层显示出高达10倍的增长,而使用层分组返回高达30倍的增长。


图2:与完整的LVS运行相比,层感知SI选项能够在一天内运行更短的隔离迭代。

Net-Aware Si

在短暂隔离期间运行期间,并非所有短路都具有相同的优先级。例如,设计师认为P / G短缺最关键,因为它们是在覆盖整个设计的大型P / G网中找到的。P / G短裤也会影响其他验证领域,创造不准确和大量的虚假违规,这些违规是繁琐的分析。出于这些原因,许多设计人员更喜欢首先清洁P / G短路,然后进入其他物理和电路验证领域。但是,给定设计复杂性,分层依赖关系和每条路径调查,P / G短路可能需要很长时间才能调试。

设计师现在有了一个系统的方法,可以让他们在专注于不太重要的内容之前,优先考虑并解决高影响力的顶级内容(如P/G内容)。除了短路径优先级,Calibre nmLVS-Recon感知网络的SI模式产生更快的迭代,并使团队能够实现高效的任务分配,在这种分配中,不同的团队成员可以调查不同的网络类型,以同时进行短路径分析(图3)。


图3:网络感知SI选项允许不同的设计人员专注于特定类型的短隔离和调试。

设计人员可以在一次运行中结合网络感知和层感知选项,以利用这两种模式的优点。例如,如果一个设计团队想专注于关键的P/G缺点,他们可以使用网络感知和层感知SI选项一起专注于通过特定的层隔离P/G缺点。一旦所有层的P/G空头都确定了,他们就可以开始信号空头分析。合并后的过程可能看起来像这样:

  1. 识别构建P/G路径的层次。
  2. 仅以P / G网络运行图层感知SI,以特定的一组图层开始(按BY对)。
  3. 使用Calibre RVE交互式SI功能快速隔离短路。
  4. 清洁短裤,保存结果,然后移动到另一组层。
  5. 重复感知层的SI验证以确认所选层是干净的。
  6. 逐步通过其余几组P/G层,直到所有P/G短裤都固定。
  7. 运行Net-Awap SI以分析信号网络。

自定义如果

Caliber NMLVS-Recono工具还可以为需要精确调试和极其简洁的迭代的设计团队提供完整的可配置的简短分析。假设一个设计团队想要对特定净的感兴趣的净进行简短分析(例如,在PWR1和GND1之间找到短路),而不是在所有网络或所有P / G网上执行短路。使用自定义查询服务器TCL脚本作为输入到Calibre NMLVS-Recon SI调用,它们可以轻松快速地根据其需求和优先级对更加简洁的结果进行自定义的短路径分析。

数据库重用

在早期设计验证期间减少LVS运行时的另一种创新方法是重用先前生成的LVS数据库。逐步在现有数据库上运行SI验证更快,因为先前执行的步骤,例如构造所需的连接和其他所需的操作,可以完全跳过。这些LVS数据库可以从先前的全芯片LV运行,提取运行或先前的口径NMLVS-RECOR SI运行生成。数据库重用可以与所有Caliber NMLVS-Recon SI选项一起使用,以实现更快,更加集中的孤立。

设计人员可以使用先前生成的数据库(即使未启用短路隔离)以对P / G短路执行短隔离运行(图4)。一旦P / G短路固定,设计人员就可以使用相同的数据库来执行I / O短路的短隔离运行。使用以前生成的数据库运行Calibre NMLVS-Recon SI选项提供了一个简单但直观的过程流程,因为一旦数据可用,设计人员就可以快速运行多个迭代以进行更快的调试。


图4:在先前生成的数据库上运行短隔离使能更快的迭代。

结论

面对大的设计尺寸、多重层次结构和复杂的规则组,要满足今天越来越严格的最后期限可能会让人不知所措。而lv设计验证的验证是一个重要的和必要的组成部分,lv的早期执行签字流在每一个迭代脏和不完整的设计是一个不仅费时而且效率不高的任务,导致设计师追逐成千上万的假lv错误搜索为数不多的真正的关键问题。

使用针对特定的早期电路验证问题的早期设计验证工具,为快速运行时设计,通过解决大大阻碍早期设计分析的问题,可以大大提高周转时间和生产率。

早期设计验证技术的日益增长的趋势有助于半导体公司改善当今复杂设计的整体验证和调试流量。通过早期设计验证期间可用的相关反馈,设计人员可以优先考虑高价值验证策略,以缩短调试周期并按计划提供设计。

要了解更多信息,请下载我们的白皮书“提高早期设计周期的LVS验证生产率“。

参考
Raghav Katoch,“通过更有效的LVS调试来提高生产率”,Mentor,西门子企业。2019年9月。https://go.mentor.com/58RHI.



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