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问题和选项在5nm

平版印刷商着眼于未来三个节点的可能性和挑战,以及这些是否是最好的选择。

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在晶圆厂加紧生产16nm/14nm芯片的同时,供应商也在忙着开发10nm及以上芯片的技术。

事实上,芯片制造商正在最终确定他们的10nm流程产品,但它们仍在称重7nm的技术选择。如果这还不够,IC制造商开始看看5nm及以后的选项。

如今,芯片制造商可以看到使用传统CMOS技术实现5nm的道路,尽管3nm仍是遥远的未来。但是根据国际半导体技术路线图(ITRS), 5nm并不遥远,预计将在2019年出现。

毋庸置疑,5nm路线图可能会滑倒。5nm仍然存在众多未知数和挑战。问题很清楚:5nm会发生5nm吗?如果是这样,削片机将如何到达那里?

和以前一样,芯片制造商必须依靠光刻技术来实现集成电路的缩放,但图形化技术仍处于不断变化之中。极端的紫外线(EUV)光刻和其他下一代光刻(NGL)技术应该推动IC产业朝向高级节点,但大多数NGL都延迟并仍未准备好。

因此,芯片制造商必须继续延长今天的193nm浸没多个图案,但问题是光最终蒸汽的何时?

不过,光刻商不能再等了,他们正在排队等待5nm的选择。"有多种选择,"麻省理工学院高级研究员兼高级光刻技术主管Yan Borodovsky表示英特尔。“所有这些都是可行的。”

这些选项可以在一夜之间改变,包括通常的怀疑- dsa、EUV、多光束、纳米压印和193nm浸没/多图案。它也可能需要一些不同的方法,如高数值孔径(NA) EUV,和多模式的EUV或DSA。

选择性沉积,一个未来主义的图案化选择,也可以发挥作用。“与光刻一起,您将在蚀刻业务部门副总裁兼首席技术官副总裁米特拉说,您将看到大量的创新。”应用材料。“人们在谈论选择性沉积,也就是你开始从下往上种植东西。”

看着水晶球
禁止光刻的重大突破,芯片制造商将使用今天的193nm浸入16nm / 14nm和10nm的多个图案化。然后,在7nm时,光刻路线图也相当简单。正如它所致的那样,芯片制造商计划使用多种图案化的EUV和/或193nm浸没。当然,这取决于EUV的准备情况。

然而,到了5nm,集成电路行业可能会完全不同。例如,今天的finFET预计晶体管将在5nm达到其物理极限,这促使了对下一代晶体管架构的需求。和以前一样,下一代晶体管的主要候选者是gate-all-around场效应晶体管,纳米线FET,SOI FinFET和隧道场效应晶体管

如果芯片制造商移动到下一代晶体管,该行业可能需要新的EDA工具,Fab材料和设备。

鉴于5nm所需的巨大和昂贵的变化,还有其他情况。一种可能性是芯片制造商可能会延迟5nm。该行业可能选择开发而不是缩放,而不是缩放2.5 d/三维集成电路芯片作为规避与光刻相关的成本的手段。

“对于5nm,技术选择尚不清楚,”英特尔的Borodovsky说。“设计选项也不清楚。我们需要另外两年才能挑选最佳解决方案。“

选项
无论如何,印刷工必须提前做好准备。那么5nm有哪些可能的选择呢?目前仍有一些未知因素,但最理想的方案是Borodovsky所说的“互补光刻”。

在这种技术中,有两个步骤的模式过程-线和切割。理想情况下,193nm的浸渍可以形成线条,而EUV或另一种NGL可以处理更难的部分——切割。

如果NGL仍然延迟或失败5nm,则该行业可能需要将光学光刻延伸至5nm。但它会工作吗?实际上,单曝光,193nm的光刻达到了40nm半间距的限制,但是该行业通过使用各种分辨率增强技术(RET)来扩展光学。

在一个可能的RET - 支持的光路上到5nm,Tokyo Electron Ltd.(Tel)已经证明了一种自对准的Octuple Patterning过程,可实现5.5nm的功能。“我们知道如何做到这一点,因为薄膜的容忍度要好得多,”英特尔的Borodovsky说。“所以,它不是俯瞰部门,这将停止更多缩放。但是,当你必须在这些线条中打破这些投球来提供电气功能。这就是你必须担心的。您也必须担心Edge Placement错误。“

在高级节点,光学光刻面临其他挑战。“我们将尽可能地扩展(光学光刻),”研究与发展副总裁Burn Lin说台长,“但覆盖的准确性是机械和计量有限的。”

Octuple Patterning本身是令人生畏的。“你可以做到这一点是可行的,但是有这么多的层,”布莱恩特拉法斯表示,首席营销官Kla-Tencor.。“这很复杂,昂贵。”

对于IC设计师来说,Octuplet Patterning的思想是可怕的。在Octuplet图案中,至少在理论上,掩模层被分配了八种颜色。然后,将掩模层分开或分解,从原始绘制的布局到八个新层。

使用这种复杂的方案,只有一些芯片制造商可能能够在将来设计和制造筹码。“如果我们必须坚持193nm沉浸式,前沿半导体业务将会非常不同。它可能会限制前沿节点的可用性,以选择少数,“首席执行官Aki Fujimura说d2。“(这就是为什么,我们都希望EUV将在7nm处发生。”

但是,如果EUV将在持续延迟与电源延迟延迟时,尚不清楚。还有其他限制。使用13.5nm波长,EUV使分辨率降至22nm半间距。因此,在7nm和5nm的模式特征中,EUV需要多个图案化。

“如果您将EUV带入图片中,它有助于一些7nm。但它不是7纳米的全部解决方案,“高级经理,高级经理和EUV光刻副主任帕夫特·曼加特说globalfoundries。“即使在0.33纳达5nm,EUV也不会削减它。你需要高NA。“

理论上,高Na镜片将改善EUV分辨率。但它也可能需要光掩模行业移动到新的9英寸掩模尺寸。如今,标准面膜尺寸为6英寸。毋庸置疑,面具行业缺乏迁移到新的掩盖规模的资源。

为了支持6英寸的遮罩,ASML公司正在研发一款用于EUV的变形镜头。变形透镜将支持0.5到0.6 NAs作为提高分辨率的手段。双轴镜头在扫描模式下支持8倍放大,在扫描模式下支持4倍放大。

然而,通过该解决方案,EUV扫描仪可以采取吞吐量击中。它将仅在场大小的一半处暴露晶圆。EUV扫描仪本身可能需要重新设计,这可能是一个昂贵的主张。

同时,其他另外两个ngls-多波束eBeam光刻NanoImprint光刻在他们能够进入5纳米的讨论之前,还有一段路要走。

定向自组装(定向自组装),然而,可能是7nm和5nm。与193nm浸没或EUV结合使用,DSA利用嵌段共聚物来降低最终印刷结构的螺距。

DSA面临着一些挑战,即缺陷。另一个问题是dsa设计。例如,在一个实验中,三星在一个有27个工艺角的布局中组装了超过1000个DSA指导模式。“估计总的核查时间很容易就超过了六个月,”该机构的研究员Seong-Bo Shim说三星

为了减少这些时间,三星提出了一个包括两个部分的解决方案——建模和验证。建模部分包括测试指南模式准备和表征。这决定了指南模式是否会导致缺陷。然后,在验证过程中,还有另一个描述步骤。反过来,它会检测到一个热点。“我们尝试了两种模型方法,”他说。一种是切线,更准确,但没有延伸性。另一个是全球模式。它的精度略低,但扩展性更强。”

除了NGL,还有另一种新出现的选择性沉积。仍然在研发阶段,选择性沉积可用于选择性地存放材料,即在装置上的金属和电介质上的金属。“今天有很多人在思考这个问题,”流程申请副总裁吉兰迪克斯说林研究所。“有许多领域可以使用选择性沉积,包括削减边缘或以牺牲某些东西删除某些东西。”

选择性沉积涉及使用特殊化学物质和现有的原子层沉积(ALD)工具。它还利用了与ALD类似的分子层沉积(MLD)。“用MLD,您通常是制作主要是有机,由碳,氮,氧和氢组成的东西。在经典的ALD中,您正在制作无机材料。康奈尔大学化学和生物分子工程学院教授James Engstrom说,还有混合动力车。

传统ALD与使用ALD的选择性沉积有一些差异。“区别在于你以某种方式欺骗ALD过程,以便它在材料A上增长,但在材料B上没有成长,”Engstrom表示。

选择性沉积不替代光刻,但它确实解决了问题边缘放置误差。“当你想要一件事与另一件事排队时,控制特征的放置的能力在范围之外,因为这些功能很小,”北卡罗来纳州工程学院教授格雷戈里帕尔塞斯说州立大学。

在理论流动中,光刻工具将首先形成表面。“那么,如果你想要选择性地存放的表面上有可用的图案,那么你形成的材料将与基板下方的图案对齐,”Parsons说。“而不是一个物理掩模来对齐,你想要使用表面的化学来做对准。如果该过程可以识别出选择性化学差异,那么我们可以准确地存放在我们想要的地方。“

不过,这项技术尚未经过验证,而且还存在挑战。但如果这项技术成功,它可能会改变集成电路制造业的格局。Lam的Dixit补充说:“一旦球开始转动,你就可以对任何东西进行选择性沉积,然后应用就会扩大。”



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