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动脉IP.

作为Arteris的高级设计验证工程师,您将以强大的语言创建设计,该设计将传统的RTL与前沿软件混合,提供极其可配置,可测试和高质量的解决方案。在你的创作最终的所有地方,你会在一天结束时回家。您将有机会成为成功启动的一部分,并影响开发环境,架构,验证以及之间的一切 - 您将不再陷入筒仓或机器中的齿轮。您的同事将成为一支经验丰富的行业专家团队,热爱他们所做的事。

职责:

基于高级UVM的测试台开发和调试
在系统级别定义,记录,开发和执行RTL验证测试/覆盖范围
性能验证和动力感知验证
三环回归,在Verilog和SystemVerilog中调试RTL设计
帮助改进和改进验证过程,方法和指标
从测试台开发到验证关闭的复杂SoC项目的UVM专业知识

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