中文 英语

Litho挑战打破了设计过程墙

多地位挑战迫使设计团队与制造更密切地工作 - 并吸收一些成本。

人气

芯片设计人员可以将胶带“在墙上”扔到制造方面的日子里很久就要了。在过去的几种技术中,越来越严格的过程套件具有强迫设计人员来适应其电路结构到制造过程。

该行业缺乏193NM光刻的继任者,转向越来越复杂的分辨率增强技巧。由于光刻限制,现在禁止了许多以前的常规设计构造。因此,设计人员无法达到新技术节点预期的预期区域和成本降低。

工作中呈现在去年的IEEE定制综合电路会议(CICC),J. Ryckaert及其同事IMEC估计,由于在线后端互连层中的双图案化并使用新的“中间”线“(mol)设备级互连层。由于使用,他们预计使用N16节点进一步增加12%finfets.然后,由于临界层的四倍图案的可能需要,N10节点的剧烈35%增加。

越来越多的曝光计划的使用是带来全面设计/技术协同优化(DTCO)的时代。设计和工艺方面需要从早期的过程开发阶段沟通,而两个责任领域之间的线条是模糊的。

俯仰,性能和晶圆成本
从光刻的角度来看,这完全是关于音高。增加线路间距使设计更容易打印,同时减少它使它变得更加困难。例如,如果可以用单次曝光打印设计,它可以通过需要的一个预付款和可制造性优势双重图案化。双重模式提供了与三重或四重模式相似的优势。类似地,高度重复的模式,如行和空格的数组,比随机模式更容易打印,这就是为什么内存结构通常比逻辑实现更紧凑的音调。线间距定义了许多光刻的“悬崖”,超过这些悬崖需要一种更激进的曝光技术。

由于晶圆片上的特征不是任意的结构,而是电路的组成部分,因此一些间距限制比其他限制更为关键。例如,由于栅极长度缩放的挑战,一个设计可能缩放金属间距比接触多聚间距更积极。在今年的SPIE高级光刻会议上,J. Ryckaert和IMEC的同事呈现在保持总面积不变的情况下,显示必要的CPP作为每个技术节点金属间距的函数的一系列等面积曲线。例如,他们估计用193nm的LE3(蚀刻三次曝光)制图所能达到的最小间距约为45nm。为了实现从N16到N10的理想缩放,同时避免LE3的“悬崖”,CPP间距需要64nm,金属间距需要45nm。

俯仰和光刻成本唯一的设计约束。IC制造商还希望最大限度地减少整体电路成本并最大限度地提高性能。为了最大限度地减少整体过程成本,设计人员希望最大限度地减少电路区域,最大化将适合晶圆的芯片数量。通常,最节省空间的路由是二维或以其他方式的难度。例如,在呈现的工作在2013年IEEE中金公司会议上,Greg Yeric和他的同事手臂需要注意的是,28nm节点要求所有栅极级多晶硅在一个单一的优选方向上运行。这消除了许多常见的面积节省结构,包括偏置栅极接触和非均匀螺距聚。

虽然这一点丹尼德缩放的结尾已经打破了缩放和性能之间的直接联系,电路中的每一个音高规格仍然带有性能含义。如下所述,finfet中的鳍距定义了设计人员可用的晶体管选项。一般来说,较大的设备有较长的线路,而较长的线路速度较慢。然而,对于设计师来说,平衡紧凑布局的面积优势和多重曝光的缺点是不够的。多种模式的不同方法也有各自的优缺点。

所有双重图案都不一样
概念上,岩石蚀刻,立体蚀刻(乐乐)方法是最容易想象的。顾名思义,模式由连续光刻/蚀刻周期创建。电路层中的每个特征在光掩模上具有直接表示。当相邻的功能太靠近以成功打印时,设计将它们分成两个单独的曝光。

尽管存在这种概念简单,但LELE方案可能不是给定设备层的最佳选择。光刻工艺的覆盖特性限制了特征之间可实现的间隔,即使它们在不同的掩模上。设计师也必须处理“颜色冲突“其中,其中三个关联特征之间的间隔是这样的,因此不存在两个掩模的可打印的”着色“。因此,设计师面临不愉快的替代品之间的选择。从理论上讲,四个“颜色”足以让任何“地图”。然而,在光刻中,四个“颜色”将等于四个曝光步骤,其成本显着增加和减少的过程边际。也不是直接的真实设计中的颜色。但是,如果他们不能添加第三或第四个掩码,则只能通过调整相邻功能的间距来解决颜色冲突,这将影响设计的性能和面积。此外,在复杂的紧密间隔的设计中,调节任何单个特征的位置可以迫使级联调节。

leel patterning的替代方案,自对准双图案(SADP),可以在某些情况下达到更好的结果,但也造成了额外的挑战。在SADP中,在初始光致抗蚀剂图案化步骤之后沉积间隔层。去除光致抗蚀剂,垫片保留,并且结果是俯仰“倍增,”,用于原始掩模上的每个光致抗蚀剂特征的两个“间隔物”特征。在第二光刻步骤中,使用“修剪”掩模来除去多余的间隔材料。例如,SADP进程可以通过将两个冲突特征合并到第一个掩码中的一个冲突特征中来解析颜色冲突,然后使用修剪掩码在它们之间创建所需的分离。

SADP设计明显难以想象。在任一掩模上不存在的晶片上的功能将存在于屏幕上,但仅通过掩模和光刻过程之间的相互作用出现。虽然LELE Patterning受掩模之间的覆盖物限制,但是SADP受Cd和间隔厚度变化的约束。

SADP最有效的是高度重复的设计,例如线条和空间阵列。在一维阵列中,音高倍增工作作品,因为名称暗示,增加将适合在给定空间中的行数。以这种方式复制二维结构,不一定提供有用的结果。不幸的是,一维结构强加了面积惩罚,并且可能是表现罚款。

因为每个校准决策都会影响光刻成本,设备成本和设备性能,因此设计方面和工艺侧都不能用隔离做出决策。一维和二维布局之间的选择将确定哪个光刻过程最合适。相反,图案化策略的选择不仅可以确定设计间距,还可以确定布局和路由选项。

Finfet,EUV和DTCO的未来
FinFET的引入增加了另一种水平的共同优化。利用FINFET,量化晶体管区域:每个晶体管必须包含整数的翅片,并且翅片高度由硅层厚度限定。结果,可用于设计者的晶体管参数类似地限制。可以通过添加或删除鳍来调整性能,但不能更精细地进行调整。

通过增加翅片高度,可以减少面积,从而减少给定晶体管所需的鳍数。然而,这样做限制了设计者添加或减去鳍片的能力,并且还可以增加电路中的寄生损失。设计师必须知道该过程早期可用的晶体管选择。将用于FINFET过程的平面晶体管的现有设计转换为一个用于FINFET过程的一个面积损失,这取决于原始设计中的晶体管参数与FinFET过程中可用的差异之间的差异。

这里讨论的许多共同优化问题可以通过引入EUV光刻来解决。将波长从193nm降低至13.5nm,并且多个图案根本不必要地较少。消除光刻优势,即一维结构的累积允许设计人员恢复额外的区域消耗的结构。虽然EUV的每次曝光成本可能很高,但任何需要三个甚至四个193nm暴露的方案的成本就是这样。

不幸的是,它仍然不清楚,何时何时甚至if,即使是生产准备的EUV曝光工具将可用,并且其能力将是什么。相反,问题是设计人员是否可以推迟将EUV融入其设计的决定。鉴于子波长光刻所需的音高相关权衡,使用与193NM或EUV光刻相同的设计是可行的吗?或者euv的引入会给足够的成本和绩效改进,以证明重新设计的关键层来利用它吗?该行业正在积极考虑两个问题。

未来的文章将讨论新兴共识。



3评论

MEAMISTER. 说:

euv没有更便宜而没有戏剧性的吞吐量改善。三个面具193 nm图案已用于最便宜的内存。它可以用于7个NM节点。

Kderbyshire. 说:

内存模式本质上重复。除非逻辑采用文章中讨论的限制性设计规则,否则许多为内存工作的Litho技术对逻辑的工作量无关。

FDCHEN. 说:

垫片是电介质是一种更具成本效益的自对准图案化方法,它避免了切割并允许更柔性的布局。

发表评论


(注意:此名称将被公开显示)