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用于高级包装的势头

增加了更多尺寸的密度,速度较快到市场。

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半导体行业正在加大先进封装方面的努力,随着新的、复杂的芯片设计,这种方法正变得越来越普遍。

铸造厂,奥萨斯和其他人正在推出下一波先进的包装技术,如2.5d / 3d,小孔和扇形,它们正在开发更多的异国情调的包装技术,以提高性能,降低电力,提高市场时间。每个包装类型都不同,具有各种权衡。如前所述,先进包装背后的想法是在包装中组装复杂的模具,创建系统级设计。但先进的包装面临着一些技术和成本挑战。

先进包装并不是什么新鲜事。多年来,该行业一直将模具组装在一个包装中。但由于成本问题,高级软件包通常用于高端应用程序。

但是,今天,先进的包装正在成为一个更加可行的选择,以便有几个原因开发复杂的芯片设计。通常,为了推进设计,该行业发展了一个系统上芯片(SOC)使用芯片缩放将不同的功能与单片模具相处。但是,缩放在每个节点上变得更加困难,并且不是从缩放中受益的所有益处。

例如:英特尔,一个长期支持芯片缩放的公司,由于各种制造故障,其10nm制程遇到了几次延迟。英特尔目前正在加快10nm的设计,但由于产量问题,它最近推迟了7nm的设计。虽然该公司誓言将解决这个问题,并继续其芯片扩展,但它也在加大封装努力,以对冲风险。

另外两家前沿芯片制造商三星(Samsung)和台积电(TSMC)也在推进5纳米级及以上的芯片扩张。但三星和台积电以及其他代工商也在扩大他们的包装工作。和OSATs,提供第三方包装服务,不断开发新的先进包装。

先进的封装并不能解决芯片设计中的所有问题。芯片缩放仍然是一种选择。改变的是,新的包装技术更具竞争力。

“包装实际上是下一阶段,以完成缩小节点的偏好不再是清晰的选择,”WLP材料执行总监Kim Yess表示,布鲁尔科学。“创意架构可以实现有源和被动设备的成熟高批量制造,以便以这样的方式包装,即性能结果更加强大,拥有较低的成本。”

没有一种包类型可以满足所有需求。“选择取决于应用程序,它决定了封装架构的样子。这都是关于你希望终端设备的性能和外形因素,”yes说。

因此,供应商正在开发几种类型。以下是一些最新的技术:

  • 日月光和台积电正在开发硅桥的扇出。扇出用于整合包装中的模具,桥梁提供从一个管芯到另一个管芯的连接。
  • 台积电正在开发2.5D硅桥,这是一种高端的叠模技术。
  • 有几家公司正在开发一种集成模具并将其连接到一个封装中的芯片。英特尔和其他公司正在为芯片开发新的模对模互连规格。
  • 光学互联网论坛(OIF)正在开发用于小芯片的新型模具规范,从而实现新的通信设计。

为什么包装?
几十年来,芯片制造商每隔18到24个月就会推出一项晶体管密度更高的新工艺技术。在这个节奏下,供应商们推出了基于这一过程的新芯片,使晶体管密度更高的设备和价值更高的新电子产品成为可能。

但是在高级节点上维持这个公式变得越来越困难。芯片变得越来越复杂,功能越来越小,集成电路的设计和制造成本也直线上升。与此同时,一个完全缩放的节点的节奏已经从18个月延长到2.5年或更长。

“如果您比较45nm至5nm,这是今天正在发生的,我们会看到晶圆成本增加5倍。这是由于制作该设备所需的处理步骤的数量,“Ben Rathsack副总裁兼副总经理美国电话号码

由于设计成本飙升,较少的供应商可以负担得起领先设备。许多芯片不需要高级节点。

但许多设计仍然需要高级进程。“如果你一直在关注摩尔定律,你会认为扩大或创新正在停止。老实说,这不是真的。Rathsack说,设备的数量和传播方式的繁殖是强劲的增长。

缩放仍然是新设计的一个选择,尽管许多人正在寻找替代品,比如高级封装。该公司业务发展副总裁Walter Ng表示:“这种势头正在推动更多的客户在更多应用中探索替代解决方案,而不是在昂贵的尖端硅上开发大型单模解决方案。。“我们总是朝着需要更复杂功能的方向前进。这通常意味着更大的芯片。我们一直通过迁移到下一个技术节点的能力来做到这一点,而这也伴随着同样的成本和电力挑战。我们现在所处的位置是,这种能力开始变得不再可行,替代解决方案变得必须。先进的包装解决方案,加上创新的互连方法,提供了一些有吸引力的替代方案。但我们需要记住,所涉及的芯片经济将决定最终的实施。”

几十年来,包装是一个事后的想法。它只是封装了一个模具。在制造流程中,芯片制造商在工厂中的晶片上处理芯片。然后,切割芯片并组装在简单的传统包装中。

传统包装成熟,但它们是有限的电性能和互连密度。这是高级包装适合的地方。它可以在系统中具有更多I / O更高的性能。

2.5D与扇出
一些先进的包装类型在市场上,如2.5D/3D和扇出。这两种类型都朝着更多功能和I/ o方向发展,支持更大更复杂的模具。

扇出是一种晶圆级包装技术,其中模具包装在晶片中。在包装景观中,扇出在中档到高端空间。Amkor,ASE,JCET和TSMC出售扇出套餐。

在扇出的一个示例中,DRAM管芯堆叠在包装中的逻辑芯片上。这将内存更靠近逻辑,从而实现更多带宽。

扇出包装由模具和再分配层(RDL)组成。RDL是将包装的一部分电连接到另一个铜金属互连。RDL通过线路和空间测量,指示金属迹线的宽度和间距。

扇出分为两段 - 标准和高密度。针对消费者和移动应用,标准密度扇出定义为具有少于500 I / O的包,RDL大于8μm线和空间。为高端应用程序进行驾驶,高密度扇出具有超过500 I / O的RDL线路和空间少于8μm。

在高端,供应商正在使用2μm线/空间的RDL开发扇出。“为了跟上当今的带宽和I / O要求,RDL线宽和俯仰要求越来越萎缩,并且正在类似地处理BEOL.使用铜镶嵌处理实现较小线宽的连接,“桑迪文,一个过程集成工程师Coventor,林研究公司,在博客中。

为了制造扇出封装,使用环氧树脂模具化合物将管芯放置在晶片状结构中。RDL是形成的。切割各个模具,形成包装。

粉丝有一些挑战。当管芯放置在化合物中时,它们可以在该过程中移动。这种效果称为模档,可以影响产量。

一次,扇出在I / O计数中受到限制。现在,高密度扇出正在朝高于I / O计数和入侵2.5D持有的高端地区。

2.5 d是一种高端的叠模封装技术。扇出不能置换2.5D。但是扇形输出更便宜,因为它不需要像2.5D那样的干扰器。

尽管如此,高密度扇出是支持越来越大的芯片,需要更大的封装。通常,包装社区在这里使用术语“掩盖”。用于芯片生产,掩模版或掩模是IC设计的主模板。掩盖可容纳高达858mm²的模具。如果模具更大,芯片制造商将在多个掩模版上处理芯片。

例如,一个大的芯片可能需要两个栅格(2X栅格大小)。然后,在生产流程中,两个滤网分开开发并缝合在一起,这是一个昂贵的过程。

台长同时,运输扇出扇形封装,具有1.5倍的掩盖尺寸。“我们旨在今年季度将一个1.7倍的掩盖规模带入生产中,”台积电综合互连和包装副总裁道格拉斯·余地说。“一个2.5倍的掩盖将由Q1 '21限定。”

较大的扇形包为客户提供一些新选择。让我们说你想要一个包高带宽内存(HBM)。在HBM中,DRAM芯片堆叠在彼此之上,从而在系统中实现更多的带宽。

HBM主要发现在高端和昂贵的2.5D包装中。现在,具有较大的封装尺寸,ASE和TSMC正在开发支持HBM的较低昂贵的扇出包。

还有其他新的选择。日月光和台积电正在开发硅桥的扇出。英特尔是第一个开发硅桥的公司。在高端封装中,一个桥是连接封装中一个芯片到另一个芯片的一小片硅。桥梁被定位为比2.5D更便宜的替代方案插入器

桥梁承诺将新功能带来扇出。例如,TSMC的传统粉丝特点为40μm间距,具有3个RDL层,位于2μm-2μm/空间。“(台积电的硅桥)技术可以将局部间距缩小到25μm以节省芯片区域。RDL线和0.4μm和0.4μm的空间提供了更高的互连密度,“余说。

同时,2.5D不会消失。有些人正在使用更多I / O开发巨大的设备架构。目前,2.5D是这里唯一的选项。

在2.5D中,管芯堆叠在插入器的顶部,该插入器顶部包含硅通孔(TSV)。插入器充当芯片和板之间的桥梁,它提供了更多I / O和带宽。

在一个示例中,供应商可以包含具有四个HBM多维数据集的FPGA。仅在一个立方体中,三星的最新HBM2E技术堆叠八个10nm级16-千兆位DRAM彼此死亡。使用40,000 TSV连接,使用40,000 TSV,使数据传输速度为3.2Gbps。

像扇出一样,2.5D也在扩大。例如,TSMC正在开发2.5D的硅桥,这为客户提供了更多选项。TSMC在R&D中准备了一个带有3.0倍的掩模版尺寸(8 HBMS)的1.5倍的掩模版版本(4 HBM)。

总而言之,2.5D仍然是高端手机的选择,但扇形效应正在缩小差距。那么扇出与2.5D相比如何呢?ASE将其扇出技术称为FOCoS,在一篇论文中,该公司将其两种扇出封装类型(芯片优先和芯片最后)与2.5D进行了比较。每个包由一个专用集成电路和HBM组成。目的是比较翘曲、低k介电应力、干涉/RDL应力、关节可靠性和热性能。

“两种FOCoS封装类型的翘曲度低于2.5D,这是由于组合模和堆叠基板之间的CTE不匹配较小。ASE魏宏莱本文。芯片第一和芯片堆积的Focos的“(低k)应力低于2.5D。”

2.5D的互连铜的应力低于扇出。“2.5D,芯片第一焦点和芯片 - 最后一个焦点具有相似的热性能,并且所有这些都足够好,对于大功率应用,”莱说。

更多选项 - 小巧,啜饮
除了2.5D和扇出,客户还可以开发自定义高级包装。选项包括3D-IC,小芯片,多芯片模块(MCM)和包装系统(SIP)。从技术上讲,这些不是包类型。它们是用于开发自定义包的架构或方法。

一个根据ASE的说法,是一个自定义包或模块,由功能电子系统或子系统组成。SIP涉及在工具箱中各种技术,它可以包括不同的设备,被动和互连方案等。从这些选项中选择,客户可以开发自定义SIP包以匹配其要求。

Chiplets是另一种选择。使用小芯片,芯片制造者可以在库中具有模块化模具或小芯片的菜单。小芯片可以在各种节点处具有不同的功能。客户可以使用芯片到模具互连方案混合和匹配钟声并连接它们。

潜在地,小芯片可以解决一个主要问题。在高级节点,单片模具很大且昂贵。通过小芯片,客户可以将较大的模具分解成较小的碎片,从而降低成本和提高产量。“我们喜欢说尖峰是将单片模具分解成零件,然后制造零件,但它们仍然可以作为单一的模具,”Techsearch International总裁Jan Vardaman表示。

还有其他好处。“最终,封装技术是关于增加密度和降低功耗,允许芯片连接在一个封装中,其功能匹配或超过单片SoC的功能。这种方法的好处包括更低的成本、更大的灵活性和更快的上市时间,”英特尔流程和产品集成总监Ramune Nagisetty在最近的一次演讲中说。

使用尖峰方法,供应商可以开发3D-IC或MCM。反水雷舰集成模具并将它们连接到一个模块中。一个3 d-ic可能有几种形式。它可能涉及在内存上堆叠逻辑或在包中堆叠逻辑。

例如,英特尔已经开发了各种芯片式架构。该公司拥有开发这些架构的内部部件,包括自己的IP块、硅桥和模对模互连技术。

图1:2.5D和3D技术使用英特尔桥梁和Foveros技术。资料来源:英特尔

模芯互连是至关重要的。它在包装中加入另一个死亡。每个骰子由具有物理接口的IP块组成。具有公共界面的一个模具可以通过短到达线与另一个管芯通信。

该行业正在开发几种模对模接口技术——先进接口总线(AIB)、束线(BoW)、CEI-112G-XSR和openbi。

开放式域的特定架构(ODSA)组正在开发出这些接口中的两个弓和OpenHBI。OpenHBI是源自HBM标准的模具互连技术。弓支持各种包装。两者都在研发中。

英特尔的芯片模具技术称为AIB。英特尔也正在开发符合AIB的令人享用的小柱或瓷砖。该公司开发了10条瓷砖,其中10个,诸如收发器,数据转换器,硅光子学和机器学习加速器等。

虽然英特尔继续将这些碎片放在适当位置,但其他设备制造商也可以获得AIB技术并使用自己或第三方IP开发类似的架构。

英特尔的内部产品可以使用AIB。在CHIPS联盟网站上,AIB也作为一种开源、免版税的技术提供给第三方。

新版本的AIB在作品中。芯片联盟是一个行业联盟,最近发布了AIB版本2.0草稿规范。AIB 2.0具有比AIB 1.0的边缘带宽密度的六倍以上。

然而,对于大多数公司来说,开发类似芯片的架构是一个主要挑战。从不同的供应商获得可互操作和经过测试的芯片的能力仍然是一个未经验证的模型。

这里有一个解决方案。例如,Blue Cheetah模拟设计正在开发AIB的发电机。生成器可以在各种过程中签名就绪AIB自定义块。“通过按下按钮速度制作自定义块,蓝猎豹的发电机减少了生产带输出就绪IP所需的上市时间和工程工作,”Blue Cheetah首席执行官Krishna Settaluri说。

这并不能解决所有问题。首先,chiplets需要已知的好模具。如果堆栈中有一个或多个die出错,则整个包可能会失败。因此,供应商需要一个良好的生产策略和良好的过程控制。

“随着先进的包装过程具有越来越复杂的特征,有效过程控制的需要继续增长,”研发副总裁蒂姆斯通说讯连丝器。“鉴于这些过程使用昂贵的已知优质模具,失败的成本很高。”

更多的小峰
对于高级软件包,供应商使用现有的互连方案。在封装中,模具是用铜微凸点和支柱堆叠和连接的。凸起/支柱提供了不同设备之间小而快速的电气连接。

最先进的微凸点/柱是40 ~ 36μm螺距的微小结构。凸点/支柱是使用各种设备开发的。然后,使用晶圆键合器将模具堆叠并键合。

为此,工业界采用热压粘合(TCB)技术。TCB焊接器拿起一个模具,将凸点对准另一个模具的凸点。

TCB是一个缓慢的过程。此外,凸起/支柱正在接近其物理极限,大约20微米的螺距。

这就是一种新技术,称为混合粘合配合。仍然在研发中用于包装,混合粘合堆叠和粘合使用铜到铜互连。它提供了比现有的堆叠和粘合方法更低的带宽。

铸造厂正在开发用于先进包装的混合粘合。对于一个,TSMC正在研究一种称为集成芯片(SOIC)系统的技术。使用混合粘合,TSMC的SOIC使得SUB-10μm间距能够实现3D类似的尖峰架构。

最近,TSMC披露了它的SOIC路线图。逐年结束,SOIC将以9μm键投球发射,其次在2021年221年代中期和4.5μm的6μm。

将杂交粘接从实验室到工厂并不是一个简单的过程。“铜混合粘合的主要过程挑战包括表面缺陷控制,以防止空隙,纳米级表面轮廓控制,以支持鲁棒混合键焊盘接触,并控制顶部和底部模具上的铜焊盘的对准,”斯蒂芬Hiebert,营销高级总监心理契约

与此同时,其他公司也在开发芯片。例如,在通信行业,oem在系统中集成了大型以太网交换机soc。SoC由以太网开关模和a塞尔德在同一芯片上。

“随着我们走到更高的速度,随着光刻越精细的几何形状,模拟和数字结构不会相同,”TE Con​​tenctivity的工业标准技术专家和经理。特雷西也是OIF的总统。

“如果有开关芯片,它有一个数字部分。然后,您有Serdes,一个序列化器/ Deserializer,为芯片提供I / O.这是一个模拟结构。Tracy说,它不会很好地扩展。

随着系统向更快的数据速率发展,SerDes占用了太多的空间。所以在某些情况下,SerDes功能是从较大的模具中分离出来的,并被分解成较小的模具或切块。

然后,所有的DIES都集成在MCM中。大型开关芯片位于中间,由四个较小的I / O小芯片包围。

这就是标准所在。OIF正在开发一种名为CEI-112G-XSR的技术。XSR在mcm中连接芯片和光引擎。

结论
显然,先进的包装是一个狂热的市场,越来越多的新选择。

这对客户来说很重要。带有芯片积垢的单片模具不会消失。但在每一个转弯时,难度和成本都在增加。

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