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更多的光刻选项?

石版印刷商可能很快就会有一些新的、潜在的颠覆性选择摆在桌面上,但它们能奏效吗?

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LITTORGORERS在10nm及以后面临一些艰难的决策。在这些节点,IC制造商仍在称重各种图案化选项。为了使其更加困难,Likographers很快就会有一些新的,并且潜在的破坏性的选择。

在一方面,传统的下一代光刻(NGL)技术终于取得了一些明显的进展。例如,ASML的极端紫外线的电源(EUV.)光刻最近通过一年前的仅仅10瓦而产生了90瓦的电力而达到了新的里程碑。在90瓦的水平,EUV可能会从实验室移动到试点线上,但仍然存在众多挑战。

其他的NGL候选,如定向自组装(定向自组装),多光束eBeam光刻Nanoimprint光刻美国也在大步前进。

但有什么能撼动这片土地,英特尔正在提出一种新的图案样选项,适用于7nm和超越选择性沉积。仍处于研发阶段,选择性沉积是一种新兴的沉积形式,有助于从头开始构建设备。理论上,工具可以用来选择性地在器件上沉积材料,即金属对金属和介质对介质。

选择性沉积可以与电流的光刻技术一起使用,以帮助图案通过和其他结构。“(选择性沉积)是融合,”英特尔高级光刻总监yan borodovsky说。“这是表面化学,前光标前化学,薄膜,图案化和光刻的融合。它也可能需要不同的蚀刻。“

该技术可以帮助解决光刻边缘放置误差(EPE)的挑战之一。EPE是指布局中预期特性和印刷特性之间的差异。在芯片结垢过程中,EPE控制变得更加困难。Borodovsky称:"只要我们能够克服边缘放置错误的问题,晶圆尺寸将继续扩大,并继续抵消晶圆成本。"“当我看现有的方法时,有EUV或其他ngl。它们中的每一个都可能或可能不能帮助解决边缘放置问题。所以我们真的需要看看其他的东西。从根本上说,选择性生长应该是将边缘精确地放置在你想要的位置,而不管使用什么光刻技术。”

尽管如此,问题很清楚。选择性沉积一个可行的图案候选人?ngls发生了什么?当然,在10nm及以后会发生什么?

EUV与193nm.
就目前而言,芯片制造商将把193nm多图案浸没光刻技术扩展到10nm。但在7纳米及以上的位置,情况就不明朗了。在7nm时,英特尔计划使用193nm的浸没法和多种图案。其他代工厂想要7nm的EUV,但目前还不清楚该技术是否能及时准备好。因此,芯片制造商也在为7nm设计一种浸入/多图案化策略。

总而言之,EUV的插入点仍然是移动目标。ASML在该领域发货了几款EUV工具。到2015年中期,ASML计划运送其生产价值的EUV扫描仪的新版本,称为NXE:3350B。在结果公开之前,它将需要一年。

euv经过多年的延迟,欧盟正在取得进展,但电源仍有问题。如今,EUV电源可以产生90瓦的电力。但是,根据光刻专家Chris Mack的说法,ASML当前EUV工具的可用性仅为55%,导致每小时约40个晶圆的吞吐量。

ASML和Gigaphoton正在分别开发未来可达250瓦的极紫外电源。在250瓦时,EUV可用于大批量生产。

但250瓦可能不够。例如,GlobalFoundries比较了EUV和竞争对手193nm浸入模拟环境中的三重图案。目标是看看匹配或击败三重图案吞吐量需要多少EUV电力。在实验中,GlobalFoundries打印了22nm的半间距触点。EUV抗蚀剂具有30mJ / cm2的敏感性。

"为了使浸入式三层图案技术具有成本效益,我们需要350 - 400瓦的电源,"麻省理工学院战略光刻技术高级研究员兼主管Harry Levinson表示GlobalFoundries。“因此,需要在极紫外光光源方面取得实质性的进展,才能使极紫外光光刻在三种模式下具有成本效益。”

与光学相比,EUV可以简化图案化过程。但芯片制造商可能需要euv在7nm及以上的7米和超越时具有多重图案,这可以增加更高的方程成本。

不过,芯片制造商最终还是希望在7纳米及以上的混合技术中同时使用EUV和浸入/多图案。“模式演变成两部分。对于线/空间,193nm可能还会使用一段时间。应用材料。“棘手的部分是切割。你是如何做所有的削减?在193nm,你不能同时做三个或四个削减。EUV可以这样做,至少可能是7nm节点,以及一些技巧。“

总之,平版印刷商面临着一些挑战。“显然,没有人会放弃EUV,”该公司首席营销官布莱恩•特拉法斯(Brian Trafas)表示KLA-Tencor,但多重模式将是一个关键的解决方案。显然,挑战在于您要添加更多的流程步骤、成本和循环时间。当人们谈论四重模式时,你真的开始考虑成本问题了。如果我能在这些台阶上做紫外光照射,会有很大帮助。所以每个人都对EUV感兴趣,但这是一个时间问题。”

在模式流中还有其他的挑战,也就是在过程控制中。“当我们分析错误的来源时,有传统的光刻(错误),覆盖错误和扫描仪CD错误。在石制过程中,可能会有不同的过程。然后,在fab中还有其他的错误来源。

多光束,压印和化学
与此同时,还有其他模式选择。例如,该行业将单束电子束用于直写光刻应用,主要用于利基定向设备。直接写不需要昂贵的掩模。但是单束电子束的生产速度太慢,对于批量生产来说成本太高。

为了解决吞吐量问题,Mapper和Multibeam已经分别开发了利用多波束的工具。但像EUV一样,多波束被延迟了,由于面临诸多挑战,仍未投入生产。D2S董事长兼首席执行官藤村明(Aki Fujimura)表示:“多波束的基本物理条件已经具备。”电子束的强度就是聚焦的深度。电子束的缺点是需要时间(就吞吐量而言)。”

尽管如此,仍有一些进展。去年,Mapper Lithography在CEA-Leti安装了世界上第一个预生产的多光束工具。Mapper的工具叫做Matrix 1.1。

现在,映射器和CEA-Leti正在准备好生产工具。通过其系统,CEA-Leti正在研究梁产量和处理系统。使用单独的机器,映射器正在开发BaLDER模块。

到年底,冲裁机和其他组件将集成到CEA-Leti的Matrix 1.1工具中。总而言之,Matrix 1.1将提供32纳米半间距分辨率,10nm覆盖和0.5片/小时的适度吞吐量。

最初,目标是设计13,000个光束系统。现在,目标是获得1,300个横梁和运行,这使得一个小时的吞吐量能够吞吐量。“为什么我们在年底每小时没有一个晶圆的原因是因为梁的数量尚未达到100%。这是70%至90%之间,“Cea-Leti的Patterning计划经理劳伦斯痛苦说。

此外,Mapper似乎重新定位了矩阵1.1。该工具针对的是asic和更成熟节点中的相关应用程序,而不是处于领先地位。

另一个NGL技术,纳米以纳米印刷品,在NAND市场中也在制作进步。由于多个图案化,NAND闪存供应商将平面NAND扩展到1xNM节点。一个NAND供应商TOSHIBA,一直在使用NanoImprint Liptography与193nm浸没。SK Hynix也最近跳上了印记潮流。

Toshiba和SK Hynix均采用来自佳能纳米技术(CNT)的纳米视图工具,以前分子印记(MII)。2014年,佳能获得了MII的半导体单元,纳米视图工具的供应商。

Nanoimprint使得能够以下10nm以下。“佳能执行副总裁兼首席技术官Toshiaki Ikoma说:”低廉的拥有成本也是纳米印刷品的优势。

纳米压印爆震是缺陷,覆盖和吞吐量。为解决问题,CNT推出了一个新的四站群集系统,使每小时60个晶圆的吞吐量。它在混合和匹配设置中具有6nm覆盖层。

和纳米印记技术一样,DSA技术在内存市场上可能会更有市场。DSA本身不是一个NGL工具。它利用嵌段共聚物来降低最终印刷结构的螺距。

Chipmakers都在研发飞行员线上的DSA工作。DSA可以准备好7nm或5nm。“材料正在那里,如果不是那里,”EMD性能材料首席技术官Ralph Dammel说。

尽管如此,DSA仍然面临着一些挑战,即缺陷和其他问题。达梅尔说:“对我们不利的是,除了材料方面,DSA的配套技术或基础设施还没有完全开发出来。”“问题是我如何将DSA整合到设计中?那么DSA的计量技术呢?这些问题还没有得到回答。”

那么DSA将何去何从?这意味着DSA的第一个实现将是高度规则的模式,可能在内存中。逻辑暂时不需要DSA,”他说。

与DSA一样,选择性沉积可以被分类为互补技术。选择性沉积涉及使用特殊的化学物质和新颖的原子层沉积(ALD)和分子层沉积(MLD)工具。在实验室中,研究人员使用该技术存放自组装单层和有机薄膜。

“有很多方法来考虑选择沉积,”Girish Dixit说,他是工艺应用副总裁林的研究。“后端在后端有选择性沉积,当您将Cobalt存放为盖层时。在电介质上对金属或电介质进行选择性沉积是另一种方式。如果你可以这样做,你可能会进入一个你不必以传统方式考虑边缘选择性的位置。“

然而,根据Applied的Mitra所说,现在说选择性沉积是否能解决图案的问题还为时过早。他补充说:“它仍处于寻径阶段。”

选择性沉积以及DSA,EUV,纳米压印和浸渍,都是5nm的候选者。但是,预测5nm可能发生的事情是过早的。就此而言,如果5nm节点甚至会发生5nm节点,则尚不清楚。



1评论

travisjsays. 说:

EUV - 光刻的砷化镓。什么时候哦,它什么时候会离开实验室?

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