中文 英语

更痛的地方越多

两部分中的第一个:由于复杂性继续安装,因此重点是降低成本并使设计更快地成为市场。解决方案是什么?

人气

半导体行业的痛苦是什么新的。事实上,获得复杂设计的痛苦在预算上完成,并在这些设计中找到错误,这一直负责数十年的EDA,IP,测试,包装和铸造件。

但是,从架构到设计到布局,从验证到制造,甚至是后硅调试,流程的每一个环节都在发生变化。16/14纳米技术的发展,以及10nm技术的研发,正引起世界各地的关注。本月,创纪录数量的工程师参加了DVCon,以了解更多关于新的验证选项坦率地关键评论在其中一些中的浮出水面。EUV光刻技术它本应在45纳米的速度下准备就绪滑了一跤很有可能在10nm节点之前,留给设计团队多模式问题。互连已经成为一个挑战,连同热密度、功率预算、由于缓存一致性而引起的内存争用,所有这些都强调了对低功率和安全性的需求。

从个人角度看,这些问题中的每一个都是一个困难的工程领域的商业惯例。综合起来,它们的复杂程度几乎令人难以置信,既代表着对新机遇的庆祝,也代表着对某些领域的警告——关于哪些领域属于哪个领域,存在着大量的不确定性。芯片建筑师站在胜利的一方。2.5D和3D包装已经通过PowerPoint阶段与这种疼痛的直接关系,测试芯片正在推出表征。电力调节的工程远远超过了内存更加优化。和材料科学家再次有所要求。研究高机动材料新的基板采取了新的紧迫性。

在他本周在CDNLive的主题演讲中韵律微软的用户会议公司总裁兼首席执行长说,系统公司正在进入SoC为应对移动、云计算和物联网领域不断增长的机遇,公司设计了董事会和系统。但这些公司——亚马逊、苹果、谷歌、联想、微软和三星——也在把大部分注意力从芯片转移到系统上,然后再转移回来。虽然这似乎有利于工具和IP供应商,但痛苦的程度主要是由无晶圆厂半导体制造商也导致供应链的变化,使得竞争普通插座的成本和上市时间表难以竞争。

“力量,地区和成本是真正的问题,”谭说。“还有软件验证和上市时间的压力。”

尝试新事物
与任何艰难的转型一样,当公司看到一堵墙迅速逼近时,他们更愿意尝试新的方法。设计的复杂性,以及在高级设计中需要考虑的组件的绝对数量,已经引起了人们对提升抽象层次的兴趣。软件驱动验证就是一个很好的例子。虽然肯定不是新硬件,至少在一些核查中已经使用了好几年,但在过去的12到18个月里,它突然被作为一种必须拥有的方法投入使用。

该公司首席技术官伯纳德•墨菲(Bernard Murphy)表示:“更多的验证和验证流程是由软件驱动的,而不是软件模拟。Atrenta。“当你看着确认并验证大型SOC,越来越困难捍卫为什么在真实问题是“软件运行的时候花费大量时间建设测试长椅”?'在RTL上运行测试台时,您不会接近合理覆盖范围。而且你不仅仅是验证设计。您还表征了电力设计。如果你要倾倒一切仿真器它会慢得像爬行。但你可以根据运行的软件来进行功率分析。”

他说,有一些关于如何处理这一问题的新想法,包括提高抽象级别,其中的数据虽不完全准确,但仍具有统计学意义。“无论出现什么解决方案,人们都在寻找解决这个问题的新方法。”

清理旧东西
也许最明显的解决方案是清理设计过程本身——这是在寻求新解决方案时迷失的一种方法。从现有流程中挤出更多的效率会对整个设计过程产生重大影响。

“这有两个组成部分,”盖尔·哈森说,synopsys.'RTL合成和测试营销高级总监。“一个是设计本身的效率。第二是设计过程。在过去的几年里,我们一直关注推动新工艺技术限制的设计。但我们也在建立的节点上看到设计,要求类似的东西-130nm,160nm。而不是他们现在想要两个的四个金属层,或者他们想要放入更多的逻辑和功能而不增加芯片尺寸。“

芯片制造商不是对进程踩刹车,而是在向下一个流程节点移动时踩刹车。即使在技术的前沿,公司也在28nm技术上退缩,因为28nm技术可以选择超低功耗工艺、完全耗尽的绝缘体上硅基板,所有这些都可以通过193nm的浸没光刻和单图案光罩来实现。

Hasson说:“一些公司仍在向前冲,但其他公司则原地踏步,并从他们正在进行的过程中获得更多。”“许多公司觉得有趣和吸引人的是,即使使用旧的网单,他们也可以节省10%的面积。因此,它们的面积更小,泄漏更少,对时间和频率没有负面影响,而且它们能更快地完成设计。”

即使在先进的节点,也有改进的空间。

“首先是硅和智能工程是答案,”Cadence的棕褐色说。“我看过显示新筹码的图表将花费2.5亿美元,具体取决于观众。我已经开始做14/16纳米并支出不到1500万美元的费用。“

传播的责任
对智能工程的强调特别有趣,因为它把责任推给了芯片制造商,让他们重新思考如何构建自己的开发过程。虽然芯片制造商总是迅速指责工具制造商,但现实是,各方面都需要变革。芯片制造商需要一些工具来解决一些更先进的问题,而解决这些问题的工作正在进行中。

该公司产品工程和支持副总裁Aveek Sarkar表示:“如果你观察finfet,它们可以运行700毫伏,而平面晶体管可以运行1伏,但噪音空间更小。ANSYS / APACHE.。“问题是,通过签名覆盖范围,您必须使用全局方面处理作为统计问题的权力,因此一个矢量将无法解决一切。需要询问的问题是您需要多少不同的场景,以及哪些向量有意义。签署覆盖率是一个大问题。“

这又引出了另一个问题,即快速行动是否会带来正确的答案。正如Atrenta的Murphy所指出的,数据上的显著性在某些情况下很重要,但对于整个芯片来说,什么才是足够好的覆盖范围呢?有了finfet,导线变得更窄,需要新的方法,因为物理问题,比如从静电放电到电迁移,从二阶效应转移到一阶效应。

“这是一个学习过程和芯片集成问题,”Sarkar说。“我们需要减少噪声保证金,改善签名覆盖范围,我们需要尽快解决所有这些,更可靠地解决。”

所有这些都必须以更少的资金和更短的时间完成——尤其是在成熟的市场。

“复杂性有一种成本,”一个节奏的研究员说。“如果平台的演化速度下降,则成本到了这条线的前面,这正是我们用手机看到的内容。进化速度减速,这使得更加关注成本。如果您可以获得99%的价格,可以获得99%的价格吗?这就是中国公司的良好。降低成本相对较少的科学。“

但其中一部分也倒在芯片制造商上,这需要增加更多的灵活性,进入流动和筒仓。这是唯一的方法与CEO / CFO / CTO买入,因为成本成为主要重点,必须理解为整体设计过程的一部分,而不仅仅是在工程集团内。当达到2.5D堆叠管芯时,这尤其如此,其中由于插入器或包装的成本,制造成本可能更高,但整体设计成本可能会降低,产量可能明显更好。



2评论

理查德Trauben 说:

静电放电是严重的问题,即受到关注。
反向偏置偏置ESD二极管连接到供应需要
进入供电电网的低电阻路径。当前通过
二极管是非差距和二极管,通过农业电阻边缘。这
据报道,从Iocells供应的意外开启
领先的开关供应商的芯片产量损失
狭窄的设计规则。

[...]本系列中的一部分,重点是半导体流动中的重叠和新的疼痛点,从初始流动[...]

发表评论


(注意:此名称将公开显示)