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接下来是GAA场效应晶体管

为什么Finfets耗尽蒸汽,接下来会发生什么。

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你怎样测量晶体管的大小?是栅极长度,还是源极和漏极触点之间的距离?

对于平面晶体管,两个值大致相同。栅极加上介电隔离物,坐在源极和漏极触点之间。接触间距,受光刻过程可以打印的最小特征的限制,决定了多少晶体管可以在给定的空间中配合。对于给定的过程技术,所需的硅区域确定设备的制造成本。

另一方面,栅极长度有助于定义器件性能。在该行业的大部分历史中,较短的门长度意味着更快的设备,因为运营商不需要走得太远。自从结束丹尼德缩放但是,由于设备表现较少,更像理想的晶体管,性能度量变得更加复杂。

界面散射在非常小的器件中减少了载波移动性,而排水引起的屏障降低(DIBL)和其他短信效应模糊“ON”和“OFF”状态之间的差异。过于激进的门长度缩放使装置性能更糟,更好。制造商需要继续减少接触间距以缩小总硅面积,同时以更温和的速率降低栅极长度。在最近的介绍中,TSMC副主任金CAI建议,基于仿真结果,平面晶体管限制在最小栅极长度约为25nm。

解决方案以来,2011年左右,已经使用了第三维度。在一个finFET,沟道由两个或多个翅片组成,三面被栅栏门包围。减少鳍之间的间距允许接触螺距缩小,而增加鳍高度保持所需的静电。随着鳍宽的减小,由于界面散射和量子约束,载流子迁移率变差。短通道效应随着翅片宽度的减小而改善,因为栅极可以更有效地控制通道。为了获得最大的驱动电流,器件需要平衡这两种效应。蔡估计,finfet可以扩展到2.5倍到3倍的鳍宽。

工作中在IEDM提出, Imec的Julien Ryckaert和他的同事估计,最紧凑的finFET标准电池有两个翅片,间隔5nm,因此有效栅长度为15 nm。一个标准电池包含一个fet和一个fet晶体管,两者之间有一个最佳的间距,以减少寄生效应。鳍片之间的最小间距是由光刻工艺确定的,同时也需要允许鳍片之间的栅极金属和栅极介质的空间。

随着接触间距继续收缩,简单地没有足够的空间来适应标准电池中的两个或更多鳍。消除第二个鳍片也没有解决问题。难以提高翅片高度足以补偿宽度的减小。此外,Ryckaert解释说,具有两个翅片有助于补偿工艺变化,因为两种鳍片的组合宽度比每个翅片的宽度更容易单独控制。

finfet还有其他缺点。这是不可能的部分鳍,所以设计师只能指定设备尺寸在多个完整的鳍。翅片量化限制了平衡驱动电流、泄漏和器件性能的可用选项。理想情况下,更宽的器件用于高性能计算,而窄的器件用于低功率电路元件。如果能够选择更大范围的器件尺寸,那么在同一块硅片上就更容易容纳这两种尺寸。


图1:FinFET与纳米液。来源:IMEC.

在FinFet之后,将大门包裹在周围
由于所有这些原因,栅极全能晶体管正在成为极大规模工艺节点的finfet的后继者。蔡说,GAA器件在1990年首次被提出,比finfet早得多,但事实证明finfet更容易在生产中实现。

棉酚晶体管可以基于纳米线或堆叠的纳米片,并平行或垂直于基板对齐。自2017年以来,由于IBM的AI硬件中心的先进逻辑和内存技术总监惠明埠,行业共识逐渐融合在水平堆叠的纳米片上,作为5nm代的最佳替代品。这些设备从硅和SiGE的交替层开始,图案化为柱。

创建初始Si / SiGe异质结构是直的,并且柱的图案化类似于翅片制造。接下来的几个步骤是独一无二的nanosheet晶体管,虽然。SiGe层中的压痕为源/漏之间的内部间隔提供了空间,该间隔最终将在柱子和栅极所在的空间附近沉积。这个间隔器定义了栅极宽度。然后,一旦内部垫片就位,通道释放蚀刻去除SiGe。al将栅极电介质和金属沉积到硅纳米晶片之间的空间中。

为了最小化晶格畸变和其他缺陷,SiGe层的锗含量应尽可能低。然而,蚀刻选择性随GE含量增加,并且在内部间隔物压痕或通道释放蚀刻期间硅层的腐蚀将影响通道厚度和因此阈值电压。工作中在IEDM提出,IBM研究和TEL技术中心的Nicolas Loubet及其同事们解释说,传统的气相HCl蚀刻工艺沿着蚀刻前部产生半月形弯月面形状。相反,IBM组展示了150:1的SI选择性0.75GE0.25相对于硅,具有矩形蚀刻正面。改进的尺寸控制为fet和fet晶体管提供了更好的器件成品率和变异性。

在finFET晶体管中,设计人员利用栅极金属的厚度和组成来调整其工作功能和调整晶体管的阈值电压。根据IBM高级工程师的说法,理想情况下包汝强和他的同事,一个有吸引力的逻辑技术应该能够容纳至少三个不同的阈值电压fet / fet对- 6个不同的门-在同一芯片上。然而,纳米片设备必须均匀地将栅极金属沉积在纳米片之间的间隙中。在牺牲SiGe蚀刻打开这些空间后,当其他栅极金属被沉积时,某种掩膜材料必须依次保护每组器件。Bao和他的同事们提出,使用一种牺牲材料来掐掉缝隙开口,这样掩膜材料就不需要先渗入,然后再从缝隙中去除。该小组还展示了一种“无体积”的阈值电压调整方法,使用金属偶极子来调整工作功能,而不改变整体金属厚度。

大规模的平面晶体管依靠应变工程来提高载流子迁移率。三维器件中的应变工程由于其复杂的几何形状而更具挑战性。在纳米片晶体管中,硅和SiGe之间的晶格不匹配肯定会带来应变,但目前还不清楚这种效应是正的还是负的。工作在Leti和IBM.结合透射电子显微镜和建模技术来估计通道释放蚀刻后-0.5%和-1%之间的压缩应变。而牺牲SiGe的去除似乎允许硅中拉伸应力的松弛,源漏的封装施加压缩应力。Leti小组能够通过在硅上包覆SiGe来有意地压缩PFET通道区域。

更多缩放,更多堆叠:折叠标准单元格
除了堆叠的纳米片,Cai认为水平的纳米线可以支持低于10nm的栅极长度,因为它们可以比纳米片承受更近的线间距。展望未来,研究人员在台积电提出垂直互补的FET,将NFET放在标准电池中的PFET下方。他们的设计取决于不少的连接装置,用氧化物层分开了两个互补的纳米片。虽然它看起来激进了,但作者指出,较少的连接装置消除了许多光刻步骤,垂直细胞达到了几乎减少了50%的占地面积。

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2评论

斯皮贡 说:

你能发一个“IEDM论文11.7”的链接吗?

Katherine derbyshire. 说:

现在IEEE上传了IEDM文件,我已经更新了所有链接。完整的2019年IEDM程序可以在这里找到:https://ieeexplore.ieee.org/xpl/conhome/8971803/proceeding

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