中文 英语

多图案训练EUV与高Na EUV

下一代Litho对缩放很重要,但它也很昂贵,潜在的风险。

人气

铸造厂终于在7米的EUV光刻生产中,但芯片客户现在必须在5nm / 3nm下使用基于EUV的多个图案来决定是否使用基于EUV的多个图案化的下一个设计,或等待3nm及以后的新的单图案化EUV系统。

此方案围绕ASML的当前旋转极端紫外(EUV)光刻工具(NXE:3400C)与具有高数字孔径镜头(EXE:5000)的全新EUV系统,通常称为高NA EUV。仍然在研发中,ASML的新型高NA EUV系统采用激进的0.55透镜,能够进行8nm分辨率。当前NA系统的延伸,0.55NA工具在2023年的3nm节点上针对3nm节点,但它可能会出现在后续节点,例如2nm。猛犸尺寸工具非常复杂和昂贵。

然而,英特尔和其他人正在推动加速高Na EUV系统的发展。那些芯片制造商宁愿避免多图案化在5nm和/或3nm的EUV,而使用高na单图案转移到下一个节点。这并不是说多模式的EUV永远不会被部署。当需要或没有其他选择时,它可能会被使用。

如今,三星和台积电正在使用ASML现有的EUV工具生产7nm芯片,该工具集成了0.33 NA镜头。在7nm波长下,芯片制造商正在使用基于euv的单一模式方法对微型芯片特征进行模式化,该方法通过单次光刻曝光来创建模式。

在5nm时,芯片制造商可能会使用ASML现有的0.33 NA EUV工具,这可能需要单个和/或双图案化EUV。在一点时,双重图案训练似乎是直截了当的。但是,日益增长的是,双重图案化EUV对于许多设备来说太复杂和昂贵。在3nm,三重图案化EUV可能是必要的,这不被认为是可行的。

因此,芯片制造商将尽可能长地延长单图案化EUV,这是约30nm-28nm的距离。“如果您想低于28nm的音高,您可以选择双重图案化,三重图案化或高NA。每个人都希望有高NA。最好的事情是现有数值孔径28nm,然后转到高NA,最后转到多个图案,“HJL光刻校长哈里·莱文顿说。

因此,发展高na是势在必行的。“在继续改进0.33的同时,我们需要开发0.55。英特尔在最近的展示中,芯片巨头的光刻硬件和解决方案主任和解决方案。“英特尔具有强大的流程节点的路线图,需要分辨率和EPE(边缘放置错误)持续的EUV光刻开发的益处。需要高NA EUV以避免0.33 NA掩模分割,消除掩模分裂的累积EPE,降低了过程复杂性并降低了成本。我们需要将生态系统准备到2023年来支持它。“

飞利浦的演示文稿是在活动中发言,飞利浦的演示是致电,以便在轨道上保持高NA EUV,并解决技术的差距,即面具和抗拒。高NA总是针对2023年的目标,但是它可以根据过去的事件来滑动它。目前的EUV迁入生产前几年。

虽然2023年似乎很远,但高Na EUV是一个大规模的承诺,具有需要时间和金钱的多种挑战。它还需要整个设备和材料供应链的合作。甚至那么,没有保证它将工作或保持芯片缩放漂亮。


图1:ASML的高NA EUV工具。来源:ASML

从光到EUV
在芯片缩放中,芯片制造商在每个节点处缩放或减小了0.7倍,从而降低了每个晶体管的成本。反过来,这使得能够开发具有更多功能的新电子产品。

当平面晶体管撞到墙壁时,使芯片是一个直接的过程直到20nm。从2011年开始,芯片制造商在22nm和16nm / 14nm处移动到Finfet晶体管。

finfets.更快,需要更少的力量,但它们很难和昂贵。因此,现在缩放节点的节奏已从18个月内延伸到2.5年或更长时间。

光刻技术,芯片缩放的芯片缩放的关键部分,在芯片上的功能,也在20nm处击中了障碍。光刻过程从一个开始Photomask.。芯片制造商设计了一个IC,它从文件格式转换为光掩模。面具是IC设计的主模板。

在Fab中,将掩模放置在光刻扫描仪中。将晶片移入扫描仪。扫描仪将光通过遮​​罩突出到晶片上,在晶片上创建图案。

这是28nm及以上的直接过程。设计特征在一个掩模上组装在一个掩模上,并且使用单个平版曝光,扫描仪在晶片上模式,这是单个图案化过程。

在20nm时,设计功能在掩模上变得太密集,使得在晶片上打印可辨别的功能更加困难。因此,芯片制造商移动到多个图案,其中原始遮罩形状在两个或多个面具之间放松并划分。

“然后,每个掩模都是单独打印的,最终将整个原始绘制的形状成像到晶圆上,”David Abercrombie,营销总监导师,西门子的业务

为了在晶圆上模式这些功能,芯片制造商在FAB中使用各种工艺方案,例如双模式或者自我对齐方案,在芯片中实现较小的功能。


图2:自对准间隔器避免了掩模错位。来源:林的研究


图3:双图案增加了密度。来源:林的研究

多图案化将IC扩展扩展到7nm,但它也会增加每个节点的复杂性。“193NM浸入光刻变得更具挑战性的原因是因为为了暴露一层晶片图案,你必须做多个图案。然后你必须向他们排队,你有所有这些问题,“首席执行官Aki Fujimura说D2S.

总而言之,芯片制造商可以将193nm /多图案延伸到7nm,但它在5nm处变得过于笨重和昂贵。这就是euv适合的地方。它简化了这个过程,使芯片制造商能够在7nm及以后的7岁以上模式。光刻不是工厂中唯一的设备。您还需要CMP,沉积,蚀刻,离子植入和其他系统。

今天,ASML正在运输其最新的EUV扫描仪,称为NXE:3400C。使用13.5nm波长,0.33 NA系统使13nm分辨率。一个246瓦的电源单元可以实现每小时170个晶片的生产能力。

两个都三星台长最近,EUV在7nm生产,在5nm研发。英特尔也在开发EUV。

由于各种技术问题,EUV花费时间超过预期发展。许多是固定的,而行业正在研究其他问题,如系统正常运行时间和EUV薄片

另外,光致抗蚀剂 - 用于在晶片上图案图像的光敏材料 - 可能导致芯片中随机或随机诱导的缺陷。

然而,在7nm时,电阻不太容易产生随机性。“现有的阻力对插入点来说是足够的。这是7纳米节点,大约40纳米的最小间距,”HJL的莱文森说。

最小间距是指芯片中的金属2(M2)结构。基于FinFET,7nm铸造节点由40nm和36nm之间的M2间距组成。(英特尔的10nm类似于铸造厂的7米。)

在7nm时,芯片制造商正在使用40nm沥青开始的单图案化EUV。最初,EUV可能部署在芯片上的困难金属层上,即孔/通孔。

单图案化EUV工作,因此芯片制造商尽可能长。这是一个移动的目标,但单个图案化EUV延伸到30nm的音高,可能28nm。

现在,芯片制造商正在装备他们的5nm流程,在那里他们将延长FinFet。TSMC的5nm工艺具有30nm的音高。

在这种俯仰,芯片制造商正在抵消单巧特型EUV的极限。如果芯片制造商无法延长单图案化,则它们将使用双重图案化EUV。在双重图案中,您可以使用低剂量抗蚀剂在两个掩模上分开该功能并在晶片上打印它们。

IMEC.其他人已经开发出各种多图案化EUV流程。然而,一些专家认为它太贵了。“我认为双重图案从经济角度来看,”HJL的莱文顿说。“在光学光刻中,为了使一切工作,您有这些自我对齐的方案。这在光学光刻中可以。光学曝光是EUV暴露的三分之一。添加额外的EUV暴露是一个比额外光学的更大的问题。“

在多图案中,挑战是将不同的层彼此对齐。“即使我们向EUV应用多种图案化技巧,覆盖层也会非常困难,”高级技术专家道格Guerrero说啤酒科学

然后,由于低剂量抵抗,业界认为双模式极紫外将工作。HJL的Levinson说:“低剂量的吞吐量优势并不直接与剂量挂钩。”在250瓦源功率(使用中间聚焦)下,20mJ/cm2电阻灵敏度的吞吐量比40mJ/cm2电阻灵敏度的吞吐量略高50%。这意味着在20mJ/cm2的条件下进行双次成型的曝光工具资本成本比在40mJ/cm2的条件下进行单次成型的曝光工具资本成本高出约30%。对于实际的双重曝光,有面罩、消耗品和非平版操作的额外成本,所以低剂量的双重曝光是一个昂贵的解决方案。”

什么是高呐?
双重图案宁euv仍然是5nm的选项,如果它经济高效。但与此同时,Finfets可能会在5nm蒸汽耗尽。

因此,芯片制造商正在研发一种名为a纳米柜FET.。为2021年,纳米盖是在其侧面的FINFET,栅极缠绕在一起。球场范围为24nm至21nm。

如果行业可以留在路线图上,目前还不清楚。只有少数公司可以负担这些节点。当然,并非所有都需要高级节点。“希望逻辑极端尺寸的人是GPU,CPU和应用处理器中的极端尺寸,”VLSI研究首席执行官Dan Hutcheson说。

在5米及以后,铸造件及其客户面临着一些有趣的决策。根据HJL的Levinson的说法,在28nm的音高和下方,铸造件及其客户具有以下选项 - 双图案化EUV,三重Patterning EUV或高NA。

同时,在其路线图上,ASML将为2021年开发一版本的0.33 NA EUV系统,其次是2023年的3nm。ASML将达到目标。“高NA是我们已经知道的事情的延伸。在获得更高的NA方面,它主要是工程工作,“VLSI的Hutcheson说。

基于此时间表,高NA不会准备3nm。如果没有主要的毛虱,系统可能会在下一个节点上准备就绪。

无论如何,高na是必需的。“高na可能会从2nm节点开始使用,”该公司技术总监Rich Wise表示林研究所。“类似于EUV和浸没的比较,高NA有几个价值主张。首先是减少FAB中的循环时间的能力,因为高NA的单次通过较少的总处理比0.33A eUV的多次通过。第二个是边缘放置错误。致密图像可以在Litho面具上最佳对齐,而不是尝试对齐工厂中的几个不同步骤。第三是设计灵活性。只有在单个掩模中可能仅实现某些设计元件,并且高NA为这些元件提供改进的成像窗口。产量也与处理步骤的数量密切相关。通过减少工艺步骤,提高产量。“

ASML一直在开发高NA。使用13.5nm波长,0.55 NA系统具有8nm的分辨率,吞吐量为180wph。“这个高NA扫描仪的目的是针对8nm的最终分辨率,是在未来十年内扩展摩尔法,”ASML的高级主要建筑师Jan Van Schoot说。

“我们看到需要较小的决议,以及需要防止双重图案化的必要性。为此,高NA是0.33 NA系统的逻辑后继为更关键的层。如果您在未来进一步前进,则0.33 NA将移动到层数不太重要,“Van Schoot说。“高NA工具的另一个原因是我们也看到我们必须应对对比度和光子射击噪音。我们看到我们需要更多剂量。剂量正在与吞吐量斗争。因此,我们也可以帮助这里有更紧张的分辨率。如果你有更多的对比度,那么你有效地争斗,你可以保持剂量低,因此高效。“

高NA工具是当前系统的较大且更复杂的版本。它包含更快的阶段。它利用相同的激光产生的等离子体源功率单元。

对于高NA,ASML将利用当前工具的许多技术。许多件必须从头开始构建。到目前为止,ASML最终确定了系统设计。蔡司正在开发高NA光学。

尽管如此,在高NA EUV准备好之前,有几个必须聚集在一起,包括扫描仪/源单元,掩模和抗蚀剂。

所有方面都存在重大挑战。根据HJL光刻,主要挑战是:1)抗拒;2)源功率;3)小焦度焦点在0.55 na;4)镜头偏振控制;5)缝合问题;6)面膜制作;和7)成本。

“用于高na极EUV的光学系统非常复杂和昂贵,”Brewer Science的Guerrero说。“光学系统只能拍摄半场,所以每个场需要两次曝光。”

高NA工具代替传统的镜头设计,将使用具有0.55A的变形镜。变形透镜沿着彼此垂直的两个轴产生不等的放大率。

除此之外,高NA工具与当前EUV系统一起运行,具有一些修改。该过程发生在真空环境中,因为几乎一切都吸收了EUV光。

EUV过程始于扫描仪中的大容器内。在船舶中,小液滴发生器以快速发射微小的锡液滴。然后,在选择时间时,源功率单元将两个激光脉冲射入容器中。第一脉冲击中液滴。第二个命中相同的液滴并蒸发。蒸汽变为等离子体,其又发射13.5nm波长的EUV光。然后,EUV光通过可编程照明器,其中光子反弹10个多层镜子。

这时,极紫外光照射到遮罩上。然后它被六个多层反射镜反射。最后,光线以6度角照射在口罩上。在这个角度下,反射可能会引起阴影效应,在晶圆上产生光掩膜诱导的成像像差。这就是所谓的遮罩3D效果。

高NA系统解决问题,但有一些权衡。在当今的0.33个NA工具中,镜头支持4倍放大率,最大曝光场尺寸为26mm x 33mm。

然而,在高NA中,变形透镜在扫描模式下支持8倍倍率,另一个方向4倍。将图像放大率从4倍提升到8倍提升了分辨率并降低了阴影效果。

但增加放大率也将图像场大小切割为一半。因此,扫描仪可以最终打印仅在设备的一部分上打印功能。这主要涉及更大的模具。

为此,芯片制造商必须诉诸拼接的技术。这涉及用一个掩模曝光图案的一部分的过程,然后用第二掩模暴露下一部分。然后,掩模缝合在一起并在晶片上印刷。

这是一个复杂的过程,这将吞吐量降低到135 wph。但要满足135 WPH规格,ASML已经为系统设计了一家储料器单元。系统在单层中暴露所有晶片上的前半场。它将晶圆储存在车载储厂。然后,它暴露了第二个半场。

要解决问题,您可以开发具有较小模具尺寸的芯片。另一个解决方案是小芯片。在小芯片,您有一个较小的模具库,然后组装并连接在一起先进的包装

一些小芯片可能需要高级节点,而其他小芯片则不会。无论如何,较小的模具或小芯片可以在整个半场内暴露。因此,他们不需要缝合。“英特尔的菲利普斯说:”这也是围绕高NA的半场尺寸限制的方式之一。““如果你这样做,你不需要一个巨大的计算死亡。”

仍然存在吞吐量。对于没有缝合的较小模具,根据ASML,吞吐量为155至170wph。

缺少了什么
在高na中,还有其他一些差距,如掩模技术和电阻。

在掩模制作中,该过程从掩模留空开始。EUV掩模坯料由40至50个交替层组成的硅和钼在基板上组成,导致多层堆叠为250nm至350nm厚。在该多层堆叠的顶部,掩模空白还包括基于钌的覆盖层,然后是钽吸收器。

为了帮助解决3D效果,该行业可能需要新的和更薄的吸收材料。“3D效果更加明显,高NA更明显,”霍达空白总裁Geoff Akiki说。“因此,更薄的吸收剂更为重要。这是推动到新材料的推动,以减少3D效果。“

这似乎不是一块障碍。如今,EUV掩模生产工具还在适用,包括光化面罩检测系统和多梁面罩作家。缺少的是euv pellicle。

与光掩模一样,抗蚀剂在光刻中是至关重要的。对于EUV,该行业采用化学放大的抗蚀剂(汽车),在作品中抵抗金属氧化物。

“今天对EUV的抗性基于化学放大,”林的明智说。“EUV光子(92EV)与抗蚀剂相互作用并形成初级(〜80eV)电子,其又碰撞并导致由光拍(PAG)捕获的低能量的二次电子级联。这些步骤中的每一个需要有限距离,例如,PAG分开几纳米间隔开,并且在被捕获之前,电子倾向于随机移动几纳米。间距的这种变化被称为“抗蚀模糊”并从根本上限制了分辨率。行业共识似乎是化学放大的抗蚀剂模糊限制了30nm间距以下的分辨率。“

因此,对于高NA EUV,该行业可能需要抵抗汽车。“材料将受到限制的挑战,”Brewer Science的Guerrero说。“有些人说化学放大抗蚀剂不会具有解决能力。随着较高NA的焦点减少,抗蚀剂厚度将下降更多。这意味着抗抗对比度和高质量的图像会很少。对比度较低,粗糙度将放大。“

在最近的一篇论文中,ASML和Paul Scherrer Institute评估了高Na EUV各种抗蚀剂的性能。基于该工作,无机抗蚀剂显示出具有低LER和67MJ / cm2剂量的最佳性能(11nm半间距分辨率)。抗拒仍然是一项正在进行的工作。

结论
需要抗拒和其他高NA技术的突破。该行业正在致力于他们,但这里有几个未知数。

并行地,芯片制造商正在研究不同的架构,该架构规避芯片缩放,例如先进的包装。有备份计划很好,只是在高NA被延迟或堕胎的情况下。

相关案例

单vs.多图案化EUV

扩展EUV超过3nm



4评论

来宾 说:

它看起来像非EUV自我对齐的多图案比EUV更便宜。随着随机和抗蚀剂模糊,较短的波长不再有助于。

William Marx,Fiermer Euv项目的前工程师。 说:

Litho工程师和抵制专家倾向于很聪明,加上乐众中有很多钱,也有一个日益增长的euv litho。我会打赌嗨Na EUV。

保罗德雷斯 说:

非常好的文章和分析现货

高NA集成架构师 说:

关于ILLU中镜子的数量有一个不正确的说法:“极紫外光通过一个可编程的照明器,光子从10个多层镜子上反射。”这是不正确的-在Low-NA (NXE) ILLU中只有3个镜像。混乱可能始于系统中镜像的总数:源中有收集器(镜像),在ILLU中有3个,在POB中有6个,从液滴到晶圆总共有10个镜像,不包括面线(技术上来说,面线是一个镜像)。这些都是公开的信息。因为我不确定什么是公开的高na (EXE)会保持沉默。从Veldhoven问候。

发表评论


(注意:此名称将被公开显示)