中文 英语

PCI Express 5.0成为数据中心的中心舞台

由于增加了链接带宽,即将推出的服务器平台将把性能提升到一个新的水平。

人气

数据中心核心对服务器的需求继续不可避免的崛起。响应这些需求,新平台继续提供更大的计算性能,具有更多内存并使用更快的互连。在今年年底的途中,2022年初是新的服务器平台,将呈现出新的水平。这些新平台将为系统接口转换为主内存和PCI Express 5.0(PCIe 5.0)的DDR5 DIMM。

PCIe 5.0作为PCIe标准的最新一代,将成为能够继续推进数据中心的高速计算和处理的关键。批判性地,其带宽性能提供服务器和交换机网络接口之间的必要连接速度。它也是CPU和AI加速器之间的关键接口连接。此外,更多的存储器远离SAS / SATA和朝向在PCIe上实现的非易失性存储器快递(NVME)。

PCIe 5.0的前身,PCIe 4.0,于2011年11月首次发布,最终4.0规范于2017年6月发布。在x16实现中提供16g /s的最高速度,PCIe 4.0可以提供64g /s的全双工聚合带宽。但在一个数据流量呈指数增长的世界里,这种性能已经落后于功率曲线了。随着服务器网络接口在不远的将来从100千兆以太网(GbE)过渡到400千兆以太网,64gb /s是远远不够的。

PCIe 5.0将数据速率提高一倍,达到32 Gbps, x16接口的全双工带宽达到128 GB/s,足以满足400 GbE链路。全双工运行的400gbe链路需要800gbps的带宽。转换为字节,x16 PCIe 5在其性能范围内可以支持100gb /s的聚合带宽。但当然,对带宽的需求是无法满足的,今年早些时候宣布的800 GbE将需要再次提速。PCI-SIG承诺用2年的时间来推进新一代标准的性能,以支持这种需求。

网络带宽并不是推动PCIe 5.0采用的唯一催化剂。以AI/ML为主导的处理工作量的快速转变正在产生深远的影响。对于这种先进的AI/ML工作负载,需要对需要异构计算的庞大数据集进行并行处理。具体来说,它需要大规模的并行架构,这就是为什么这些工作负载从主CPU转移到协同处理器(AI加速器),无论是GPU、FPGA,甚至是专门构建的ASIC。反过来,异构计算对cpu和AI加速器之间的链路带宽提出了关键需求——下一代AI/ML硬件中的PCIe 5.0链路。

如果PCIe链路的速度增加一倍只意味着实现的复杂性增加一倍,那将是一笔相当不错的交易。不幸的是,复杂性以更高的非线性速度增长,这在很大程度上是由于出现的信号和电源完整性问题越来越多。

设计复杂性的另一个主要区域正在将从混合信号转换到数字域。PCIe 5 PHY和数字控制器的集成接口解决方案大大简化了芯片设计人员的这一挑战。Rambus PCIe 5接口只是这样的集成解决方案,具有验证的PHY和控制器,并提供了完整的参考设计和测试台,便于使用。它的规范符合后向后兼容PCIe 4/3/2/1,支持根端口,端点和双模式实现,并提供可选的散射收集DMA支持。

PCIe 5是下一代数据中心计算和网络性能持续进步所需要的关键接口技术之一。通过Rambus的PCIe 5.0接口解决方案,设计师可以依赖一个健壮的、高性能的平台来实现他们的新PCIe Gen 5 asic。

额外的资源:
解决方案介绍:PCI Express 5.0接口子系统
网站:PCI Express 5.0 PHY
网站:PCI Express 5.0数字控制器



留下一个回复


(注意:此名称将公开显示)