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电源交付影响7nm的性能

由于对时间的影响以及功率、热和时间之间的依赖关系而导致的减速,这些可能无法被签收工具捕获。

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7nm及以上的复杂交互作用和依赖关系可能会导致芯片性能的意外下降,而这些下降往往无法被签收工具捕捉到。

这不是缺乏努力。尝试确定在制造后的高级节点芯片是否将在若干流程节点上稳定上升之后,所以尝试确定提升节点芯片的时间。附加的设计规则处理从对电源的变化来处理所有内容,并且由于释放每个新过程,规则甲板一直变得更厚。然而,当硅回来时,仍然潜伏的惊喜,即使在满足每个设计规则,芯片已通过各种形式的源。

一个特别麻烦的区域涉及电力传送网络(PDN)。为了将其蒸馏到最简单的形式,由于尺寸降低,抵抗正在上升。这导致更多的红外跌落,这反过来影响时间,有时以意想不到的方式影响。芯片返回,无法以预定的时钟速度运行。

过去使用的技术减轻这种类型的问题,例如超尺寸或去耦电容,不再工作或变得越来越高。和方法论过去使用的静态分析技术被迫考虑动态分析,只是为了找到一些问题领域。

抵抗性
“当你想要在硅上实现那么多功能时,你必须缩小晶体管的尺寸,而每减小一个尺寸,电阻就会成比例地增大,”杰里·赵(Jerry Zhao)说,他是加州理工学院数字与信号集团(Digital and Signoff Group)的产品管理总监韵律。“尺寸的影响是,在网格中消耗了更多的电压下降。我是否可以向晶体管提供足够的电压,以至于它们可以是功能的?“

这在7/5nm的金属层0和1上尤其成问题。该公司首席技术专家João Geada表示:“较低水平的金属非常薄,具有很强的抵抗力。ansys.。“上层与以前具有相同的规则,但随着它越来越低,它们对轨道供应的进入更有限。本地行为开始毫不预测。凭借7米及以下,传统设计团队在生产硅的生产芯片时开始有惊喜,因为送货系统对这些节点不够好。“

这不是唯一改变新技术的事情。“正确的是,比以前的技术更困难,”Ansys的主要技术产品经理Scott Johnson说。“您不仅在厚金属下方有一个非常脱节的电力输送系统,但您真的急剧降低电压水平。”

新效果也在蔓延。“虽然IR Drop正在快速成为确定芯片频率的主导因素,但营销副总裁Magdy Abadir,积极的互连缩放增加了增加的平均电流密度和平均电线的电阻和电阻的电阻。”螺旋桨

要复制问题,解决方案可以创造自己的问题。“通孔的高性能需要使用额外的通孔,但在某种程度上被通过Pillars的使用,”AI平台基础设施副总裁Prasad Subramaniam解释道埃斯利昂。“增加的细胞密度允许使用更大的逻辑块,这反过来产生大的动态电流变化。这需要使用更加缓解的密度电源网。随着更多金属资源转移为较高层次的电力输送,电源交付和路由拥塞/时序需要进行精细平衡。“


图1:TSMC的7nm finFETs。来源:台长

额外的麻烦
近距离接触可能不是任何人的朋友。“什么是紧密联系的定义已经变得模糊,因为它不只是在公共铁路上,”约翰逊说。“这些电网的电阻是非常高的,所以即使你放入了大量的金属,远比传统上专用于电网的金属路由和金属1和金属0,你的电阻影响现在更难以预测。你可以与金属0相距4个轨道,但对于同时发生的开关事件,彼此之间仍然具有极高的电阻性。”

亲密的概念也变得越来越不可预测。“在高性能SOC.,每个时钟周期中的开关晶体管的平均数量继续增加,相应的电流峰值继续升级,“Abadir解释。“同样,上升和下降时间继续变得更快。这意味着DI / DT正在迅速增加。IR下降和L DI / DT的增加诱导磁场。这些由由SoC布局结构,键合互连和包装层自然形成的天线传输。这导致电磁耦合。忽略这些磁耦合效果可能是灾难性的,并且从最近的几个经验中明显,可以导致昂贵的硅失效。“

添加模拟可能会让事情变得更糟。“与内部电路相比,我们通常需要I/O焊盘和键合环的不同电压设置,或者内部电路中可能需要多个电压域,”该公司首席产品营销工程师菲昂·施林解释说微芯片模拟电源和接口部门。“这使得芯片内的路由复杂化。它使芯片的电源要求复杂化,这增加了额外的板级要求。如果我们在设备内进行电压转换,那么这是一个额外的发电头痛。“

该观点围绕业界兴起。“不同的模拟组件,如无线电接口,高速Serdes或ADC或DAC等不同的模拟组件所必需的更多电源域,”Andy Heinig,Group Manager系统集成弗劳恩霍夫东亚峰会。“此时,很难将所有这些电源域路由到芯片包接口上的有限数量的I / O,同时将此电源路由到有限数量的层先进的包装变体。通常,由于数量有限的层,通常使用电力平面等方法。有时甚至可以进入碰撞是非常困难的。“

在某些时候,力量必须来自源头。“芯片家伙没有解决所有问题,”警告赵。“这对力量尤其如此。金属层,电线,从电池开始,通过板,包装,垫在模具上,然后通过巨大的PDN。它是惊人的交付系统是如何复杂的。你不想下降大量电压。您不想不必要地消耗大量的电力。您必须将其分析为单个单位。“

但它涉及的不仅仅是权力。“PCB需要向高速IC提供电源,该电源达到频率,即设备内部电容可以承载负载,”董事会系统部门的产品营销经理导师,西门子的业务。“IC内所需的高频电流由于其安装环电感而无法通过器件的包装引脚传递,因此包装上的去耦和管芯必须满足对特定频率的电流的需求。”

完美的风暴
随着过程几何的演变,有一件事已经停止了摩尔定律阈值电压。

Geada说:“自从16nm以来,这些都没有真正改变。”“但降低供电电压的压力持续存在,因为这是降低电力足迹最简单的方法之一。所以你有这些竞争的压力阈值电压没有改变,供电电压在下降,每个电池的空间越来越小,你有这种不可预测的供电行为因为金属,局部电阻和同时切换。所有这些都使时间变得不可预测,除非你有能力让时间知道电压条件。这不仅是你必须灵活地了解你的电网是如何运行的。你必须知道电网对时机的影响。”

对于7nm,曾经是单独关注的许多因素已变为相互关联,例如定时,功率和热量。“过去,热量将是您担心的东西,以便进行身体破损和长期效果,”约翰逊说。“通常,整个模具将跨越相同的热梯度,但这不再是真的。您正在查看影响以前从未考虑过的定时和路径的热渐变。您正在寻找归纳效果,耦合效果TSVS.。你打算怎么处理百代?”

在此之上,这些芯片内部的复杂性更为复杂,这使得在孤立中解决问题越难。

“我们的客户正试图将更多功能挤压为7nm芯片,芯片变得太大,”VinaGraj Nandra说,产品营销界面IP高级总监Nandra说Synopsys对此。“这是强迫人们考虑芯片片或片上芯片或模具模具的解决方案。此外,还有推送是在外围获得更多信号,并减少功率/地的数量。这是Power Integrity Engineer(Power Integrity Engineer)与负责该源的辅成和芯片的架构师之间的辩论,他们希望尽可能多地发出信号和功能。“

分析
分析从最坏的情况开始。“有些应用程序可以在典型或常用用例和边界用例中拍摄一些受过教育的猜测,”Microchip的Sheerin解释说。“我们可以运行特定于这些用例的分析。在涉及软件的设备中,显着更加复杂,因为我们必须猜测软件将在做什么以及哪些计算将更常见或更少常见。“

避免问题需要仔细分析。“对于电力分析,您需要活动,”赵说。“活动来自两种方法,无矢量系或向量。您可以执行系统启动或播放视频游戏。这就是可以看到真实活动的地方。该活动的哪个窗口将提供最大功率通常决定模具的最大功率,模具上的最高温度和模具上最糟糕的定时号码。“

但这已经不够了。赵解释说:“电压降和静态时序的耦合成为电气信号中断的基石。”“你不能分别签署它们。即使你在关键路径上用有效电压供电对每个实例进行反向注释并进行关闭,当硅返回时它仍然失效。这种耦合不仅仅是电压降的简单注释,更像是关键路径对电压变化变化的敏感性。”

也许更令人不安的是,最糟糕的情况可能不是你认为的那样。

“传统流入大约16nm是您在大功率角上的电网分析,”Geada警告说。“在低电压下,系统消耗更少的电源,电压降低,并且系统对任何少量电压降得非常敏感。您正在以阈值或接近阈值运行大多数细胞。因此,下降的变化非常小,可能导致延迟的指数变化,这可能导致对那些角落的定时惊喜。在高压角上,您在电压时序和温度之间的冲突。所以,你不能只看一个定时角,并将其应用于不同的电源角或其他方式。“

路径可以保持隐藏。“对于一些路径,传统方法将使您认为这不是一个关键路径,”赵先生证实。“它有一个良好的时序数字。实际上,该路径可能对电压变化非常敏感。因此,模式将导致敏感性显示出来,并且该模式将产生定时,违反签名。“

避免
设计团队做什么?“您无法独立于设计的其余部分设计电网,特别是,电网和时序肯定不再分离,”Geada说。“这不是通过同时利润可以安全地设计的东西。您必须在关键时序分析电网的行为,而不是分析电网和电力,即从这种设计的峰值电源的角度来看,以及我的大DI / DT事件是什么。您还必须在对电网时分和时序分析电网的行为。“

这也需要了解短期和长期影响与热量的长期影响之间的权衡。“在许多情况下,答案是通过设计建立热保护,然后您可以在没有关注可靠性或质量问题的情况下将更接近的边界条件推动,”谢尔丁说。“所以,如果你建立了一部分电路来监测模具的温度并让它优雅地关闭,那么你已经涵盖了很多最坏情况的情况,并且您可以在其余的热设计中开始更具侵略性。“

芯片、封装和电路板都是一个耦合系统的组成部分。“非常重要的是,在项目的早期就开始实施电力交付战略,并将该方案纳入研究,”Heinig建议。“电力战略的制定往往不考虑一揽子方案。由组装设计套件实现的早期芯片封装协同优化非常有助于避免以后的麻烦。”

自动化
EDA至少可以完全解决这个问题的一部分,但是仍然需要人在回路中。

“当你做一个实现时,你必须考虑由于电力下降而产生的潜在危险,”赵说。“通过对你的位置进行局部优化,可以减少或消除IR下降或热点。时间也是一样。因此,如果出现时间问题,该工具可以做一个本地ECO来解决该问题。作为一个工具公司,我们需要做的是进一步改进技术,结合机器学习技术,提供更多的预测,引导用户通过它。在未来,自动化将能够解决大部分问题——但仍需要有才华的工程师。”

约翰逊表示同意。“在2005年,我们认为功能和时间的最初耦合是一个棘手的问题,但到2007年,P&R算法中已经包含了解决方案。这次的转变可能没有那么快,但我预计这个体系将会进化。然而,当我们到达那里的时候,向5nm和3nm问好。这一波阵面的问题将伴随我们相当长一段时间。7nm可能会迎头赶上,并实现部分自动化,但5nm将带来一系列意想不到的新问题。”

这只是缩放变得越来越困难的一个原因。“我们从未遇到过这个耦合和复杂的问题,”约翰逊说。“该行业将作出回应,但复杂性是比以前的几代人更艰难的秩序。这是我第一次看到了那些如此跨域耦合的东西。“

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旧解决方案不一定再次工作,特别是在高级节点和超低电压。



4评论

凯文 说:

利用该领域的许多相关参与者评论的深度分析。看到AMD的7nm产品如何摇动,这将是有趣的。

林明金 说:

在7纳米的高阻耐受性的良好文章。任何人都有统计百分比的金属致力于PDN?50%的声音吗?16 nm的这个数字是多少?40%?这是困境。人们认为7纳米拥有比16纳米更多的妥协资源。这是真的吗?您如何处理7 nm中的芯片大小估计中的路由资源?

Yogananda. 说:

不错的职位。
谢谢你!

比尔波尔曼 说:

Brian,使用钝化层中的纳米片内置的非常高速石墨烯超级电容来研究更好的解耦技术。

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