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压力构建以改造设计流程

有些人需要从头开始重建,其他人认为它可以被调整和修复。

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没有eda.没有摩尔定律正如我们今天所知,没有摩尔法的情况,对EDA有更有限的需求。但经过三十多年的开发设计,通过验证,拥有先进的工具,通过验证自动化半导体设计,从而使特征缩小是摩尔定律的基础,现有方法不再工作了。通过在复杂的SOC上的磁带上的设计需要太多时间,并且在28nm之后,缩放的经济效益随着多图案化和3D晶体管结构而消失。

很多公司都在问:“接下来是什么?”然而,对这个问题没有简单的答案。改变显然是必要的,但有多快,有多深?突然变化是有风险的。现有方法有很多骑行 - 对于半导体,每年340亿美元,依靠半导体的电子产品数量更多,其中包括从玩具到工业机械到银行到导弹指导系统的数据中心。因此,该解决方案是一系列增量的“左移”或仍有待地进行全面大修。两者的支持者通常在同一家公司内。

“我们现在拥有的方法已经过时了,”工程工程副总裁Karim Arabi说Qualcomm.。“这就像一个我们不断翻新的老房子。有很多东西在那里有很好的原因,但该行业被锁定为某些步骤来完成完成的事情。“

阿拉伯表示,转变可能是远离标准单元的根本性,并改变如何使用内存。“在钻头和碎片中这样做可能会很好,因为它更安全,但在某些时候,我们需要改造整件事。EDA工具需要更加了解设计中发生的事情。如果您查看CPU,它是设计的巨大部分。那么为什么有一个CPU设计工具知道如何设计CPU和所有编译器以及最佳实现?“

左转左转
EDA公司呼应了改变的必要性。整个换档左概念,它开始作为缩短在验证的时间缩短的方式 - 估计的60%到75%的总设计时间 - 现在已经扩展到包括流过流的所有东西。一切都需要较早地集成,更早地调试,需要检查并重新检查以提高可靠性。

“这里有两个需要考虑的观点,”研发高级集团总监Wilbur Luo说韵律。“一个是为了缩短电气的设计周期,另一个是为了缩短物理。在物理设计方面,您需要在设计时进行设计规则检查以更早地捕获问题。在电气方面,您需要在设计设计时进行设计内部电气分析。电迁移例如,是汽车和高可靠性的大问题。您还需要确保这些细线可以处理电流。“

他注意到估计50%的芯片制造商已经开始举措减少设计周期时间。对于那些公司,他表示,典型目标在设计流程中的整个时间减少了30%。

在高级节点处开发芯片的开发时间与总成本之间没有直接相关性。但是,上市时间是在最先进的过程几何形状工作的公司的主要指标,而不是NRE。虽然芯片制造商总是在于成本,但大容量芯片的更大问题是按时以足够的可靠性将其出门。这些天典型的验证方案是验证定义的市场窗口中的一切可能,然后在具有软件更新中剩余的任何内容。但是,如果在磁带之前可以验证更多,则需要更少的软件补丁,较低的总体维护成本,更满意的客户。

模拟是改善市场时间的大瓶颈之一。虽然它一直被认为是零件工程,数字设计团队的一部分黑色艺术,但在40nm之前的这些团队之间存在很少的互动。从那时起,模拟和数字球队的同步时间表已被证明是一个主要和恶化的头痛,并且在现有的流动中几乎没有改善。

“所有需要转移它的地点是模拟的,”弗雷德Sendig说:一个synopsys.伙伴。“挑战从更高节点变为模拟。他们采取了3倍的生产力击中,有些人击中了10倍的生产力。这与几件事有所复杂 - 物理设计需要更长时间,物理学对电路设计的影响需要更长时间,并且您不能再做一次生态 - 在某些情况下,您必须重新开始。但是模拟正在击中,因为预估计不再足够并且物理循环更长。“

Sendig指出,如果这可以在旧节点处符合模拟开发时间,这是一个良好的第一步。所有的大埃德供应商都在致力于这个问题。

软件也不远。在65nm时,芯片制造商开发的大部分软件是嵌入式代码。在28nm及以后,他们正在开发更加嵌入的代码和固件,并且他们正在为更高级别的软件提供钩子,以确保它可以利用所有硬件功能。

“人们正在比以前更早地进行软件调试,部分原因是现在他们有工具,”营销总监Jean-Marie Brunet说:仿真分工导师图形。“有一个根本的问题,我们看到了方法论的实际转变。来到我们的软件伙伴比过去是非常不同的人。“

Brunet表示,有两种客户 - 那些说改变但没有做任何事情的人,以及正在寻找解决方案并寻求有关能改变的信息的人来说是有道理的。“这是一种方法论和架构转变,因为它在它下面,所有芯片都不再测量规格,它是基准测试的。为此,您需要运行不同的iS,固件和应用程序。“

另一个左转
在可能影响市场的流动之外,还有很好的事情。Esilicon一直在构建一个在线引用系统,可以快速识别哪些IP阻止,软件和处理器和铸造过程。

“我们发展的是优化设计的能力,以提高可预测性和降低风险,”营销副总裁Mike Gianfagna说埃斯利昂。“使这项工作的唯一方法是使用大数据,机器学习和分析。你不能再打赌房间里的最聪明的家伙了。在高级节点,有更大的赌注和更少的事实。在带有物联网的频谱的另一端,您需要真正快速的转变和最低功率。这些节点非常清楚,这意味着,如果您在第一次不需要执行两次或三个迭代时击中目标。“

在类似的静脉中,动脉杆菌推动公司将片内网络视为更大的设计过程 - 如留下的PowerPoint阶段。“越来越多的时机关闭与互连,而不是IP块,”公司营销副总裁Kurt Shuler说。“您需要进行分析前线,有效地执行此操作的唯一方法是可视化系统并自动化时序闭合。我们发现,由于互连的长路径,在设计周期结束时,公司不会达到时序。如果您可以并行化所有内容,您可以为某些设计节省三到六个月。“

有一个大的优点是,当改变设计时,它需要更少的时间来弄清楚它们是否可以制造。“基本上你通过喂养更好的信息来加速物理设计,”普罗尔说。

一种完全不同的方法,正在推动超声极端da,是申请敏捷开发硬件设计的方法,适用于多少敏捷硬件开发。实质上,该方法从任何流动中都消除了开发,利用了创造性问题而不是标准化的解决方案。

“真正的优势是您可以更快地启动项目并更容易地调整它们,以便当您获得ECOS时,您有一个处理它们的过程,”Sonics营销副总裁Randy Smith说。“今天在系统级流动中并不常见。它使可交付成果更灵活。通过敏捷方法,所有钩子都处于物理设计和系统方面,因此您可以基本上采取一些不完整的设计,例如QoS-谁与QoS谈论谁。“(一种会议已安排在DAC进一步讨论这个主题。)

转移出来
最后,有新的架构方法最终可以大大加快市场扇出,2.5D,多芯片模块和系统封装 - 所有相当流体术语,具有显着重叠。但所有这些方法的目标都是同样的钩子,而不是在同一个模具上建立一切。

高通公司的阿拉伯人说完了3D IC.整合仍然是大约四年的距离,但至少有一个巨大的问题已经解决,这是金属债券将用于粘合死亡,并将其作为通孔。“堆叠和包装非常重要,因为80%的性能下降将在互连中。但是在准备就绪之前,全3D仍然是三到四年。“

他说,将需要哪些工具以及在粘合在一起的模具的逻辑和逻辑逻辑路径的调整,并弄清楚这些方法的需要如何适应流量。他在这里并不孤单,但Eda供应商的承诺水平似乎从一年到下一个差异很大。

“关于一个基板或多个基板上的混合信号的争论已经发生了很长时间,”Synopsys的Sendig说。“有权宜之计,走向3D的地方将完全正常。但包裹可以是零件成本的一半。您可以快速地向市场推向市场,并为某些事情做出很大的意义,但我们将继续在较低节点上看到混合信号设计。“



1评论

凯夫 说:

“没有EDA今天就没有摩尔法,我们今天知道。”

为了阻止你就在那里,物理学家和化学家们跑到28nm,软件和eda家伙自80年代以来没有做任何非常重要的事情。据我所知,Synopsys的IC编译器的重写只是修复了他们编写的工具〜1990在2010年的硬件上工作 - 我没有看到任何新方法的公告。它们也非常感知混合信号。

改造?- 是的,关于时间,但不要屏住呼吸。

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