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详尽的SOC重置域交叉检查的要求

随着复位域的数量升高,彻底的硅验证是必不可少的。

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在片上系统(SoC)设计中,时钟域和电源域的数量正在增加,这是很常见的,但出于某种原因,很少讨论重置。毫无疑问,重置领域的数量也在上升;研究表明,20年前的单一重置已经被许多芯片中40-50个域的复杂网络所取代,在某些情况下甚至是150个域。复位在芯片中执行许多重要的功能,从状态值的干净初始化到从意外情况(如死锁和瞬态错误)中恢复。断电和通电的电源管理技术也依赖于可预测的复位。

在SoC器件中有多种复位。外部电源复位(POR)是最常见的,因为它可能来自用户按下一个按钮。然而,当硬件或软件确定需要重置时,会发生许多内部生成的重置,这些重置通常只影响芯片的特定部分。例如,唤醒一个下电的函数从重置开始。许多这些功能具有独特的复位,芯片中任何具有独特复位信号的部分都被定义为复位域。

每当一个信号从一个重置域穿越到另一个重置域时,就会创建一个重置域交叉(RDC)。设计和实现重置域是具有挑战性的,有很多错误的机会。大多数RDC错误是不可能修复在制造芯片,所以彻底的前硅验证是必要的。SoC团队过去依赖于模拟来检测RDC错误,但这种方法本质上是缓慢和不完整的。此外,许多内部产生的复位不容易从芯片输入控制。强大而详尽的静态RDC检查对于任何具有多个复位域的SoC都是强制性的。

RDC检查有许多要求是有效的,任何希望通过寻求选择用于重置验证的商业解决方案的商业解决方案必须认真考虑这些。设计能力和复杂性至关重要。一些遗留的RDC工具吹嘘有多百万个盖茨,其中五百万个级别的连续元素,但这对现代SoC来说几乎不够。所选择的解决方案必须能够处理数十亿个门并执行“任何深度”分析,包括通过流水线数据路径常用的不可重置寄录的层的路径。

最重要的是,RDC解决方案必须接受行业标准的Synopsys设计约束(SDC)文件来指导分析并确保准确的结果。约束指定设计的重要属性,例如时钟模式和重置排序规则。由于RDC分析在芯片开发期间的多个阶段运行,因此即使设计寄存器传输级别(RTL)代码或SDC文件不完整,它必须足够强大以产生有用的结果。实际上,RDC验证的每一步都是强大而强大的发动机是强制性的。

必须能够重用现有的SDC文件进行逻辑合成和静态时序分析,从而最大限度地减少对特定于工具的规范工作的需求。RDC解决方案必须能够利用高级约束来确定在合成或放置和路由(P&R)期间将在何处插入时钟门逻辑和域之间的隔离单元。类似地,该解决方案需要能够读取IEEE Std. 1801-2015统一功率格式(UPF)功率意图文件,这些文件定义了功率域和低功耗设计的其他方面。

随着RDC解决方案在SDC和UPF文件中读取,它必须以与合成和P&R工具相同的方式解释它们。必须在分析期间考虑它们是必须插入隔离电池,时钟门控电池和其他功率相关结构的rdc内部模型。因此,如图所示,如果RDC信号上的隔离单元可以防止信号转换,因此常规性,则不会报告任何违规。支持标准TCL脚本语言也是强制性的,因此用户可以查询设计,过滤结果并生成自定义报告。

重要的是要记住RDC分析只是芯片验证的众多步骤之一,所以一个独立的点工具是非常不可取的。RDC解决方案应该与其他类型的检查(lint、时钟、电源等)共享用户界面,并与行业标准的调试环境紧密集成。调试RDC冲突应该与调试模拟失败非常相似。RDC解决方案还必须通过构建单词级的内部模型、智能地集群相关违规行为以及以交互方式以及在Tcl文件中支持用户过滤来帮助调试过程。

Synopsys VC Spyglass RDC是符合上面列出的所有要求的唯一行业解决方案。它已经成功地在大规模的SoC上运行,竞争工具甚至无法阅读。性能通常是遗留解决方案的四倍。它为重置验证提供了一个无与伦比的解决方案,TCL,SDC和UPF支持,静止的静态分析,低噪声结果和行业标准Verdi自动化调试系统中的调试。在RTL舞台上找到RDC错误是行业的一部分“左转”验证。芯片重置和复位域的数量继续增长,使得该解决方案成为每个SOC项目的要求。

有关更多信息,a白皮书可用。



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