中文 英语

还在等III-V芯片

新材料会取代CMOS吗?可能吧,但时间是个谜。

受欢迎程度

多年来,芯片制造商一直在寻找替代材料,以将传统的硅替换为7nm及以后的高级CMOS器件。有一个充分的理由:在7nm时,硅可能会在通道中耗尽蒸汽。

直到最近,芯片制造商至少针对频道的III-V材料,至少适用于NFET。与硅相比,III-V材料提供更好的移动性,使得在低电压下能够更快的设备。

但面对诸多挑战,芯片制造商最近推出了7纳米的III-V材料。现在,III-V正以5nm为目标,但很多人都在问一个显而易见的问题:III-V是否会出现在高级CMOS中?

“这是一个合理的问题,”Dave Hemker说,他是高级副总裁兼首席技术官林的研究。“我不认为有人现在可以给你一个明确的答案。很多人都在努力。除非我绝对必须,否则这是我不打算这样做的事情之一。到目前为止,在7nm的时间范围内,它看起来绝对不等。所说,它可能会在那之后,因为你可能需要它。“

实际上,它是III-V的混合图片。将III-V集成为7nm,为FinFET进行整合可能为时已晚。但III-V可以在下一代晶体管型处找到7nm,超越的地方,如果行业沿这种方向移动。“它可以在MOSFET中使用吗?我们仍然弄清楚了。它可以是TFET的渠道材料吗?那些可以拥有III-V可能承诺的事情,“晶体管技术集团高级总监Adam品牌表示应用材料

无论如何,III-V仍在以5nm或更早的速度运行,但该行业将需要大量的新技术。III-V广泛应用于射频和光电子,尽管其中许多工艺与CMOS不兼容。和以前一样,III-V半导体将需要新的接触材料,更好的栅极堆叠和原始界面。

它还需要新的工具技术,特别是支持300mm晶圆的更快的外延系统。IQE美国研发项目副总裁Amy Liu表示:" III-V现有的(epi)产能不会降低这一水平。" IQE是III-V及其他应用的外延晶片供应商。

不匹配?
如今,芯片制造商正在强化他们对频道的关注,这是一个导电区域,它在设备中连接源极和漏极。当芯片制造商引入PFET的应变工程时,渠道在90纳米的频道变化。现在,芯片制造商正在为NFET实施应变技术。

但今天的应力技术受到压力。芯片制造商可能会在10nm或7nm处的通道中改变材料。

一次性,7nm的主要候选者是PFET的锗(GE)和称为NFET的铟镓 - 砷化物(InGaAs)的III-V材料。该行业与其他III-V型化合物达成了PFET和NFET。GE具有3,900cm - 方向上方的电子迁移率,而硅的1,500cm-平方越vs。Ingaas具有40,000cm - 方形超过Vs的电子迁移率。

Ge和III-V速度很快,但很难实现。硅与锗之间存在4%的晶格失配,硅与砷化镓之间存在8%的晶格失配。这些不匹配会导致材料中的位错和缺陷。

为了处理晶格错配,该装置需要硅和III-V材料之间的缓冲器和应变弛豫层。硅和GE也是如此。“III-V材料很困难,”Mark Bohr,一名高级研究员和流程架构和整合总监英特尔。“改变渠道材料是复杂性的大幅增加。您必须担心如何在硅中获得这种新材料。并且您必须担心使晶体管用于非常广泛的应用,从高性能到非常低的泄漏。在泄漏非常低,您受带带带隧道的限制。子阈值泄漏可能更多的是一些III-V材料的问题。“

还有其他问题。RF和光电供应商在他们的晶圆厂中配备了处理III-V的设备,但是III-V给CMOS晶圆厂带来了一些挑战。“砷在III-V中含量很高。任何砷的外部扩散都可能是一个安全隐患,它可能交叉污染你的其他晶圆片,”斯里尼瓦斯·班纳说globalfoundries

因此,面对这些挑战,芯片制造商可能会采取一种更简单的7纳米通道方法。他们可以用硅来做fet,用硅锗来做fet。

移动目标
然而,III-V也不是完全没有可能。麻省理工学院(MIT)电气工程和计算机科学系教授Jesús del Alamo说:“在过去的一两年里,我已经发现了部分设备制造商对III-V工艺的浓厚兴趣,特别是InGaAs。”“所以对我来说,这意味着他们正在接收来自设备制造商的信号,他们应该准备好接触、隔离、栅极堆栈、钝化等流程。”

不过,3 - 5型导弹的插入点仍然是一个移动目标。“这项技术难度更大,解决这些问题需要更长的时间。因此,目前的想法是,III-V可能会进入路线图,可能是7nm或5nm。”“这意味着它必须是非常先进的3D设计,就像finFET一样。但到那时,甚至纳米线也可能需要用来制造晶体管。”

目前的学派认为finFET可以扩展到7nm。但是III-V材料可能还没有准备好,或者在7nm上很难实现。

然而,在5nm波长下,finfet可能会遭遇瓶颈,促使人们需要下一代晶体管类型。领先的下一代晶体管候选者是全方位栅极场效应管、纳米线场效应管、量子阱场效应管、SOI场效应管和隧道场效应管。

所有人都说,在5nm处将III-V引入下一代晶体管类型的通道可能更有意义。但是将III-V带入CMOS世界并不是一项简单的任务。“III-Vs已经在光学装置中使用了很长时间,例如激光和光电二极管,以及电子器件,”Del Alamo说。“问题是这些技术不适合硅式制造环境。对于III-V,我们需要新的联系技术,蚀刻技术等。“

假设引入了III-V,芯片制造商必须首先解决晶格失配问题。为了说明这种复杂性,麻省理工学院最近描述了一种自对准量子阱MOSFET,它利用砷化镓制造fet。信道由InAs组成,InAs夹在两个InGaAs层之间。它还包括一个3nm的InP阻挡层和一个InAlAs缓冲层。

通常,III-V层是通过分子束外延(MBE)和金属有机气相外延(MOVPE)两种外延方式在表面生长的。在MBE中,材料的生长发生在高真空环境中。MBE是一种缓慢的、视线范围内的技术。MOVPE,有时称为金属-有机化学气相沉积(MOCVD.),是在基板上流动反应物的过程。

在GE通道材料应用中,EPI工具的吞吐量大约为每小时10到15个晶圆。对于III-V,EPI吞吐量大约是这些数字的一半,对于半导体生产而言过于速度。

除了产量问题,MOCVD主要用于150mm或更小的晶圆尺寸。但是要想在CMOS中实现III-V,芯片制造商需要改进类似mocvd的工具,这对于300mm晶圆来说具有更快的吞吐量。IQE的刘说:“这将是某种混合工具。”

然后,下一步是找到在设备上集成III-V的正确方法。三名竞争者是毯子外延、选择性外延和晶圆键合。选择性epi的一个版本被称为替代鳍。

应用材料公司蚀刻高级技术部门的副总裁Bradley Howard说:“有一种说法是,先将材料(采用毛毯式方法)放下,然后用干蚀刻法蚀刻III-V。”“我看到很多人对替换鳍片感兴趣。为此,你们像我们一样,用硅制造鳍片。”然后,你在鱼鳍的侧面放上氧化物,这样你就在鱼鳍侧壁的外面有了一个氧化物模具,然后你把鱼鳍凹下去,留下氧化物模具。然后,你回来,把iii - 5型芯片放入硅翅片原来所在的沟里。”

在晶片键合方法中,芯片制造商将III-V材料置于供体晶片之上。该晶圆被翻转,III-V施主晶圆被连接到主晶圆上。然后,在外延提离步骤中除去施主晶片。

EPI很困难,但蚀刻也是一个挑战。在某些情况下,传统的湿法蚀刻可能在III-V中不起作用。它可能需要新的干蚀刻技术。“在湿蚀刻中,您只能处理湿化学品。而且你是材料表面的水晶面有限,“霍华德说。“在干蚀刻中,您不受水晶面或类似于定向性的任何东西的限制。”

无论如何,该行业正在蚀刻取得进展。“如果你有Ingaas,三个原子需要在正确的浓度下出来。您必须正确控制蚀刻速率,以便一个原子不会更快地出现。例如,如果表面变得富含铟,那么您的金属层具有短路。这就是我们可以控制的。所以这不是一个问题,“LAM研究中的一位雷泽·阿尔吉瓦尼说。

另一个挑战是找到正确的联系材料。触点用于连接设备的各个部分,如源极和漏极。CMOS器件使用基于硅化物的触点,这在III-V中无法实现。

因此,对于III-V mosfet,业界正在评估几种接触材料——钼、镍和其他。“我们使用钼作为接触材料。它是硅兼容的,这是非常吸引人的,”麻省理工学院的del Alamo说。“有很多人在关注镍。然而,当你看电的结果时,镍却不在那里。”

此外,III-V芯片还需要其他技术。设计氧化物/半导体界面的关键能够实现技术是原子层沉积(ALD)。CMP和Patterning也是至关重要的。

总之,CMOS中III-V的好处太好了,不容错过,但它真的会发生吗?“要实现这一目标,经济必须发挥作用,”del Alamo说。“这是挑战之一。”



留下一个回复


(注意:此名称将被公开显示)