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验证多周期路径和假路径


所有芯片设计人员都知道,当它们有多个异步时钟域时,它们必须特别注意避免延展性问题。相比之下,所有时钟都同步的设计可能很简单。逻辑综合可确保寄存器之间的最短路径没有比赛,并且最长的路径适合目标循环时间。但是,单时钟设计是......“ 阅读更多

基于约束的时钟域交叉的验证


半导体器件的成长尺寸和复杂性有许多措施:模具区域,晶体管计数,栅极计数,存储器尺寸,并行处理量等。所有这些因素意味着在设计中花费更多时间,但它们也对验证产生了重大影响。由于几乎所有行业研究显示验证时间和努力速度快于设计,这个IMPA ......“ 阅读更多

在域上交叉电线


CLOCK,POWER和RESET域如果未正确归档,则可以形成绑定的Web。越过这些域的电线通常需要特殊处理和额外的分析。它们都独立发展,这意味着设计师必须跟上最新的方法论和工具功能,以确保在硅中暴露之前不会隐藏出现问题。C...“ 阅读更多

天气预报:2018年IC / ASIC验证趋势研究


诺贝尔劳特鲍勃迪伦观察,“你不需要风向商,以了解风吹的方式。”同样,我们可以通过参加在会议的思想流动,在线或日常业务中的思想流动来了解我们的行业。但这让我们只有一个小窗户观察飓风的力量,非常复杂,极其动态的全球半导体......“ 阅读更多

尊重重置


重置是所有同步设计的必要部分,因为它们允许它们进入已知状态。然而,这种简单的过程可以导致[getkc Id =“81”kc_name =“soc”中的许多问题。在最初应用于电路时,不再可以复位被认为是简单的操作。相反,重置的设计对成本,面积和无排水性具有许多影响,a ...“ 阅读更多