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利用原子层工艺进行高级图案化的新型蚀刻技术


我们证明了Si3N4和SiC的高选择性和各向异性等离子体蚀刻。所证明的方法包括一系列离子改性和化学干燥除去步骤。具有H离子修饰的Si3N4蚀刻显示出对SiO 2和SiC膜的高选择性。此外,我们已经开发了具有N离子修改的SiC的选择性蚀刻。另一方面,在图案化蚀刻工艺中,......“ 阅读更多

挑战3/2nm


David Fring,林研究所的计算产品副总裁,谈到即将到来的过程节点的问题,移动到EUV光刻和纳米片晶体管,以及过程变化如何影响产量和设备性能。“ 阅读更多

高温工艺集成的先进材料


从最后几个光刻节点,在14到10nm的范围内,到最新节点,在7到5nm范围内,图案化和图像传输材料的要求急剧增加。密钥夹点之一是平坦化与图案中使用的碳膜所需的高温稳定性之间的权衡和图案化工艺集成。啪啪声......“ 阅读更多

超级平面化材料的沟槽和通过阵列


随着设备设计变得越来越复杂,精细控制图案和转移步骤是不可或缺的。深沟的平面化和通过阵列一直是一个挑战。长宽比持续增加,而关键尺寸收缩,典型的沟槽填充方案不再能够满足填充和平面化的要求。传统的自旋碳(SOC)设计…“ 阅读更多

EUV抗蚀剂厚度对通过图案化均匀性的影响


通过先进节点的Patterning需要极低的关键尺寸(CD)值,通常在30nm以下。控制这些维度是一个严重的挑战,因为光刻和蚀刻处理期间存在许多固有的变化源。远大人员与来自ASML和IMEC的同事一起,最近看了极端紫外线光刻的影响(欧盟......“ 阅读更多

N7 FinFET自对准四重模式建模


在本文中,我们基于使用Coventor Semulator3D虚拟平台的过程流程模拟Fin俯仰步道。将鳍核的锥角引入模型中,以提供与硅数据的良好一致性。评估对各种自我对齐的四重标签工艺步骤的影响。在模型中再现蚀刻对图案密度的敏感性,并为...提供洞察力“ 阅读更多

在光刻中使用数字双胞胎和DL


D2S的首席产品官员和行政副总裁Leo Pang在使用曲线模式的高级节点上看着逆光刻技术的结果,以及如何与数字双胞胎和深度学习加速市场和降低成本。“ 阅读更多

检查,图案的EUV口罩


德赢娱乐网站【官方平台】半导体工程坐下来讨论光刻和光掩模趋势与布莱恩卡斯沃思,科技和战略总监以及光伦米斯技术人员的杰出成员;Thomas Scheruebl是蔡司战略业务开发和产品战略主任;Noriaki Nakayamada,Nuflare的高级技术专家;和D2S的首席执行官Aki Fujimura。什么......“ 阅读更多

3D NAND设备的先进图案化技术


在摩尔定律的推动下,存储器和逻辑半导体制造商追求更高的晶体管密度,以提高产品成本和性能。在NAND Flash技术中,这导致了3D结构取代2D平面设备的市场主导地位。通过增加3D NAND器件[2]中的堆栈层数,可以线性地增加器件密度。在th…“ 阅读更多

8nm半间距互连线的工艺建模探索


在本文中,我们模拟了ESADP,ESAQP和ISOOP图案化选项,以使制造8nm半间距(HP)互连。我们调查过程变化和图案化敏感性对沥青行走和阻力性能的影响。还可以通过段电阻计算八线CD以及M2-VIA-M1的总收率并与所有选项进行比较。Process Sensiti ...“ 阅读更多

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