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通往10nm FinFETs的崎岖之路

晶圆代工厂在1D和2D布局方案上存在分歧,这给芯片制造商带来了涉及性能、面积和其他选项的艰难选择。

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代工厂商目前正在提高他们的16nm/14nmFinfet.市场上的工艺。尽管从平面到finfet的迁移被认为是一个缓慢而昂贵的过程,但供应商们正在这个舞台上相互争夺业务。

然而,尽管16nm/14nm面临挑战,厂商们仍在为代工行业的下一场战役——10nm节点做准备。在10nm,代工厂商正在开发新一代的finfet。

但根据初步迹象,该行业面临一些重大挑战,如果不是颠簸,10纳米。英特尔据设备行业消息人士称,英特尔正在将其10nm finFET的生产进度推迟几个月。另一方面,三星台积电正在加速他们各自的10nm finFET努力。和GlobalFoundries预计将在混合。

然而,对于代工客户来说,向10nm finfet的迁移将是一项艰巨而昂贵的工作。事实上,设计10nm finFET器件的成本是28nm平面芯片的4倍。“这些(10nm)设计将是昂贵的,”Chris Mack先生说,科学家和光刻专家。“只有产量最高的生产者才负担得起下一个节点。有数百家无晶圆厂的公司永远不会做10nm的设计。”

出于其他原因,10nm可能代表着更广泛的代工业务的关键时刻。事实上,该行业可以在一个关键领域看到供应商之间的分歧。

例如,台积电(TSMC)正在从16nm及以上的2D/双向布局方案转向10nm的1D/单向技术。在此过程中,代工厂商正在从16nm及以上的相对灵活的设计环境转向10nm的更严格的设计规则。

相比之下,根据早期迹象,其他代工厂商可能会继续采用更传统的10nm的2D/双向布局路径,这为IC设计师提供了更灵活的设计环境。

换句话说,铸造师客户在10nm面临一些艰难的选择。Mack说:“这些是在设计人员提供的电路性能,电路区域和选项方面非常复杂的权衡。”

不过,这两种技术都有市场空间。三星代工营销高级总监Kelvin Low说:“每一种解决方案都有利弊。但你必须确保,无论你提供什么解决方案,客户都必须接受。”

与此同时,在最近的一次活动中,三星推出了其10nm finFET技术。该公司还展示了300mm晶圆与10nm finFET晶体管。“我们已经推出了基于硅的PDKs,”Low说。三星计划在2016年底投入生产10nm finFET技术。

10 nm的挑战
毋庸置疑,10nm有几个未知数和变量。但是,现在,该铸造厂正在寻求在2017年左右的卷中提升10nm的Finfets。

10nm finfet的时序和成功取决于几个因素。为了获得更多的吸引力,10nm必须让整个行业保持传统的单晶体管成本曲线。GlobalFoundries Fab 8高级副总裁兼总经理Thomas Caulfield表示:“14nm将是一个非常长的节点。“然后,就会回到经济问题上。10nm的功率、性能和成本会比14nm更好吗?”

实际上,覆盖因素是成本。事实上,据Gartner称,28nm平面装置的平均IC设计成本约为3000万美元。相比之下,14nm SoC的IC设计成本约为8000万美元。“对于中档10nm SoC,为设计成本增加了1.2亿美元,为嵌入式软件提供60%,”Gartner分析师塞缪尔王说。

王说,最重要的是,制造出一个10nm的器件可能需要300工程师年的时间。因此,一个由50名工程师组成的团队将需要6年时间来完成芯片的设计。相比之下,一个28nm的设计需要100个工程师年的时间。他补充说,对于一个14nm的器件,需要200人-年的时间。

除了成本之外,还有10nm的其他问题。“一个人应该关注权力密度,”高级技术人员成员Terry Hook说IBM。“我更关心功率密度,把电流释放出来,真正利用它。”

与此同时,在制造业方面也存在一些挑战。理论上,10nm的finFET将包含传统的特性,如铜互连和高k/金属栅极。芯片制造商可以在pet中引入更复杂的锗混合来提高通道的移动性。

芯片制造商将把193nm的浸没时间延长到10nm。厂商还将在10nm上采用三倍或四倍的图案,这将比在16nm/14nm上采用两倍的图案要困难得多。

在10nm波长下,目前的EDA工具无法解释所有不同的颜色和可能的未知。该公司高级物理验证方法项目经理David Abercrombie表示:“在10nm及以下波长下,工具、工艺和复杂性将面临挑战导师图形。“我们也在前进时看到铸造厂之间的差异。在20nm和16nm / 14nm,它是相同的基本层和简单双重图案化。在10nm时,它们的方法有更多的多样性多图案化。这里仍然有双重图案,但取决于图层和铸造,这可能是一个完全不同的体验。”

单向和双向
在这方面,每个铸造厂供应商都有不同的策略。例如,英特尔在65nm及以上使用双向或2D,布局方案。在那些节点,英特尔的设计师享受了更多的自由度2D。但对于英特尔,2D设计是复杂的,如果不是昂贵的,制造。在2D中,聚层在一个方向上,而金属层位于随机位置。

因此,为了简化自己芯片的流程,英特尔开始采用一维/单向布局,并采用严格的设计规则,从45nm开始。在一维中,金属层垂直于其他层。

对于英特尔来说,向一维移动是有意义的。毕竟,该公司希望为自己的芯片产品获得成本和上市时间优势。"英特尔是第一个采取限制性设计规则的,"光刻专家Mack说。“严格的设计规则的优势在于,它更容易扩展,特别是从一代到下一代。”

英特尔还迎合了相对较小的代工客户群体。问题在于,英特尔的ID策略是否适用于代工环境。不过,到目前为止,英特尔在代工业务方面的努力还不得而知。

与英特尔不同的是,其他领先的晶圆代工厂通常都遵循某种程度上类似的2D/双向战略。在合理范围内,代工客户多年来享有不同程度的设计自由。

不过,从10nm开始,代工厂商最终可能会转向两种阵营之一——1d和2D。“我们面临着一些真正的权衡,”Mack说。“在单方向和单节距设计策略之间有一个选择,这在芯片设计方面做出了妥协和一些困难。但它们对平版制版方面有帮助。然后(在2D中),设计有更多的灵活性,但这使得制造难度大大增加。”

台积电即将迎来一个大的测试案例。在10nm的时候,台积电正在三个方面调整其战略。首先,台积电在16nm/14nm finFET市场上落后,目前正在加快10nm的研发步伐。该公司希望在年底前转入10nm风险生产,并计划在2016年底前批量生产。

其次,台积电正在向一维方案和限制性的设计规则发展,在10nm。第三,它正在改变其模式策略。

在16nm/14nm的关键金属层,台积电和其他铸造厂通常采用双重图案工艺。在fab中,这个过程被称为lithos - etching - lithos - etching (乐乐)。在LELE中,两个单独的光刻和蚀刻步骤被执行来定义一个单层,从而使图案密度倍增。

在LELE中,蒙版层被分配了两种颜色。蒙版层从最初绘制的布局拆分为两个新层。

对于10nm,下一个逻辑步骤是移动到三重图案化或leelele。在leelele中,掩模层分配了三种颜色。

然而,三重模式带来了一些挑战。台积电业务发展副总裁B.J. Woo表示:“覆盖挑战可以转化为产品线和空间的更多变化。”“这种变化在20nm和16nm是可以忍受的。但对于10nm,这种变化将转化为金属线之间一个非常小的金属空间。这可能转化为过早的介电击穿。”

TSMC而不是沿着Lelele路线沿着leele路线移动到10nm的金属层的自对准四倍图案化(SAQP)。SAQP使用一个光刻步骤和附加沉积和蚀刻步骤来限定类似的间隔特征。

“与自对齐双图案相比,LELE过程更昂贵、更困难。LELE对覆盖有非常严格的限制。从覆盖的角度来看,自对准过程并不那么关键,”光刻大师Mack说。

“如果台积电正朝着SAQP的方向发展,那就告诉我,如果你不强加那些单向设计规则,多图案光刻的制造能力将是一个很大的问题,”Mack说。他说:“台积电可能着眼于如何在10nm上打印出更随意的设计样式。这可能会让他们无法获得经济上可行的东西。”

然而,仍然可以看到TSMC的客户如何在10nm处适应更具限制性的设计环境。“TSMC不会单方面做出这样的决定。Mack说,这必须是台积电及其主要客户之间的合作发展努力。“如果客户对此不满意,那不是因为TSMC正在做出这种选择。这是因为生命正在为他们强迫这种选择。“

然而,通过去1D路线,许多铸造顾客可能面临着勇敢的新世界。“1D意味着一旦强制限制,你可以控制变化,”三星的低位说。“与此同时,您正在使设计师的生活更加困难。你减少了铺设了IPS的自由度。“

还有其他问题。“如果我使用限制性的设计规则,这允许我在一个方向上打印最小间距的特征。我有一些面积损失,由设计规则限制和所产生的布局的低效率,“根据麦克。

不过,其他代工厂可能会选择2D路线,这也有一些权衡。“如果我不能打印它,那么我就必须将图案展开使其可打印(就像在2D布局中一样)。成本地区。而面积就是金钱,”麦克说。

代工客户将向哪个方向发展?他说:“当我们实现10nm节点时,设计者必须考虑这两种面积损耗中哪一种更糟。”“然后,他们可能会选择一个不那么糟糕的。”



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