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5nm及以上的finfet的未来

使用组合过程和电路建模来估计下一代半导体的性能。

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虽然接触闸板间距(GP)和FIN间距(FP)缩放继续为FinFET平台提供更高的性能和更低的功率,但是控制RC寄生菌,并在5nm的技术节点上实现更高的晶体管性能变得具有挑战性。

在与Imec的合作中,我们最近使用了SEMulator3D虚拟制造探索端到端解决方案,以便使用电路仿真更好地理解过程变化效果。我们首次开发了具有BSIM紧凑型模型的耦合Semulator3D的方法,以评估电路性能的过程变化影响[1]。

本研究的目标是优化先进节点finFET设计的接触和间隔层厚度,以提高速度和功率性能。为此,我们比较了具有三种不同外延(epi)生长形状和间隔槽水平的finFET逆变器结构(图1)。我们研究了改变低k间隔层厚度的影响,并确定了finFET间隔层厚度和S/D epi形状的最佳组合。


图1:三种结构的关键工艺步骤比较。

图2说明了这项研究的方法论。我们使用了三种类型的软件在我们的建模:SEMulator3D, BSIM紧凑型建模和Spectre电路仿真。我们首先将一个GDS输入文件导入到SEMulator3D中,这样我们就可以执行进程模拟和RC网表提取。然后从SEMulator3D中提取各种数据,包括几何和寄生数据,创建一个注释RC网表。该网表随后与BSIM紧凑型线前端(FEOL)设备模型耦合,并作为Spectre电路仿真模型的输入。这个Spectre模型然后被用来模拟速度和功率性能的三种不同的逆变器配置被评估。


图2:本研究方法流程图。

在图3中,示出了作为三个结构(以各种VDD和间隔厚度为单位)的频率函数的功率曲线。对于每个VDD,我们注意到所有EPI形状几何形状的类似功率速度趋势:增加间隔厚度诱导功率降低。对于每个EPI几何形状,有最佳的间隔厚度,产生最大速度和最佳(雷夫×ceff)。对于所有间隔件厚度,特定的外延形状也提供了最高的整体性能。We also investigated S/D access resistances (S/D-R) and Gate-to-S/D (GT-S/D) capacitances for the three structures at the optimum spacer thickness, for both NMOS and PMOS structures, in order to better understand the results reported in figure 3.


图3:VDD的三个逆变器的功率速度绘制比较从0.5V到1V(a)和扩大Vdd = 0.7V结果(b)。

该建模方法提供了有价值的见解对FinFET过程变化对Sub 5 NM设备和电路性能的影响。通过RC网表提取耦合具有BSIM的紧凑型建模和幽灵电路模拟的Semulator3D。成功评估了三种不同逆变器几何形状(使用不同的间隔厚度)的过程流动变化的影响,并比较,以实现最佳晶体管性能。还探讨了VDD和Low-K间隔变化对速度和功率性能的影响。

参考文献
[1] Soussou, T. Schram, K. Miyaguchi, I. Chakarov, B. Parvais and J. Ervin,”使用组合过程和电路仿真评估源/漏源epi实现对逻辑性能的影响, SSDM 2020大会。



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