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丢失的处理器验证艺术

使用SoC方法的RISC-V处理器DV。

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随着我们庆祝超过50年的微处理器,该行业已接受各一代硅工艺技术,建筑创新加上新的设计方法,这些方法在几乎每个市场部分都支持了创新。RISC-V周围的兴趣正在开辟新方法周围的活动,以优化跨多个市场段的下一代设备的设计。如果没有单尺寸适合传统嵌入式处理器IP的所有约束,系统设计人员再次探讨权衡和灵活性寻找新的优化解决方案。

过去,几乎所有主要的半导体供应商都有专有的微处理器架构。然而,随着时间的推移,客户和/或最终用户在软件上的投资帮助推动了围绕一些标准ISA的许多市场的整合。生态系统和软件重用成为任何路线图计划的关键需求。创新的重点是外围设备和专用硬件功能,它们要么作为通用mcu销售,要么作为应用/市场专用设备(assp)销售。随着复杂性的增加,设计验证(DV)任务变得更加专业化和先进性。今天的行业状况是,第一次通过硅的成功不再是特殊的,而是常规的和充满信心的。

虽然最新DV方法的结果令人印象深刻,但另一个经常引用的参考是DV占新SoC设计成本的50%至80%。当前SOC验证计划的基本假设是专家处理器团队提供的“已知良好”处理器IP核心不需要进一步验证,因此不包括在测试计划(或上述时间/成本)中。此外,只要几乎所有IP都是单一的,兼容性和合规是给定的。因此,SOC验证工作朝向处理器核心IP的接口围绕接口和其他块电平测试,并且通过SystemVerilog进行测试和验证已成为基于UVM的SOC验证的事实上的行业标准。

RISC-V的开放标准指令集架构(ISA)为SoC开发人员提供了一个新的灵活性级别,可选择的轴线包括:1)采购选项(商业供应商,开源,或自建),2)架构选项(可选的指令扩展配置加上自定义指令和寄存器)和3)微架构实现(如管道,FPU等)。这使得系统开发人员有足够的自由度来调整处理器以满足确切的需求。因此,所有基于RISC-V的SoC开发都必须解决某种程度的处理器验证。

在DVCon(2020年3月,圣何塞)的一个关于Processor DV的小组会议上,Vista Ventures的EDA行业先驱Jim Hogan对RISC-V核心的可靠性现状发表了以下评论:“我敢肯定,如果没有先完成自己的尽职调查和来料检验DV,你们谁也不会使用RISC-V IP,并期望第一个硅正确。”

由于SoC团队现在正在处理RISC-V DV的复杂性,他们有一个很自然的出发点,即SystemVerilog和UVM,它们是SoC验证方法的中心。SoC验证计划有4个组件:覆盖度量、要运行的测试、要测试的目标(DUT)和要进行比较的参考模型。

Imperas RISC-V参考模型已经被许多客户、IP供应商和行业团体采用,并且具有支持UVM SystemVerilog环境内封装的独特能力。它已被:

  • RISC-V国际工作组开发和验证参考符合性测试套件。
  • Mellanox(NVIDIA)等客户,开发实施和/或自定义说明。
  • 用于RISC-V ISA的Valtrix测试生成器,包括特权模式和向量扩展。
  • CORE-V开源核的openw组验证方案。
  • 谷歌ISG(指令流发生器)是芯片联盟集团的开源项目,用于RISC-V测试。
  • 希捷等公司使用免费的RISCVOVPSIM用于处理器验证。
  • 封装在SystemVerilog和验证在Cadence, Mentor, Synopsys和Metrics环境。

Imperas SystemVerilog UVM分步比较分析为处理器DV任务提供了许多优势,因为它允许与参考模型直接进行并行验证处理器RTL。与静态日志文件分析相比,这不仅允许交互式的调试体验,而且因为在发现问题后避免了不必要的模拟周期,因此效率更高。此外,使用SystemVerilog测试平台的自动化方法允许持续集成和回归测试等技术。

虽然处理器验证的某些方面被理解为一般的方法,但围绕RISC-V创新开发的一些最大影响是系统开发人员、硬件和软件设计师的协作,和DV工程师的影响跨设计的所有方面是重要的考虑,作为设计方案的审查。DV可能是一个成功的带出前的最后一个任务,但是越来越多的DV计划和影响正在从产品开始和整个跨职能开发团队中考虑。借用美国一则著名的广告:两位工程师正在审查RISC-V项目验证计划,系统设计工程师问“可靠性”怎么拼写,DV工程师回答“I-M-P-E-R-A-S”。

可靠性:测量、计算或规范的结果是精确的程度。来源:《牛津英语词典》



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