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竞争Next-Gen 2.5D / 3D包

新的方法旨在降低成本,提高异构集成的效益。

人气

几家公司互相竞争,以基于各种下一代互连技术开发新的2.5D和3D包。

英特尔、台积电和其他公司正在探索或开发未来的封装,基于一种新兴的互连方案,称为铜对铜混合键合。该技术提供了一种在芯片水平上使用铜连接来堆叠先进模具的方法,使新型的3 d-ics,小孔和内存立方体。仍然在研发中,铜混合债券和竞争方案很有希望,但它们也提出了一些技术和成本挑战。

许多公司和研究组织正在努力,充分理由。在某些情况下,传统的芯片系统(SoC)设计在高级节点上变得过于笨重和昂贵。因此,该行业正在争抢以使用多种不同方法开发新的设备替代品。

今天,与此同时,该行业正在开发或运输2.5D/ 3D和其他高级包装使用现有的互连方案。互连用于将管芯连接到另一个模具或与2.5D中的单独插入器连接。在许多这些包装中,模具堆叠并使用称为铜微磁盘和支柱的互连技术连接。凸起和柱子提供不同的设备之间的小型快速电气连接。

最先进的Microbumps和Pillars是具有40μm间距的微小结构。间距指的是给定的空间。40μm间距涉及25μm的铜柱,尺寸为15μm间距。展望未来,该行业可以在20μm或接近20μm处缩放凹凸间距。然后,该行业需要一个新的互连解决方案,超出颠簸和支柱。

桌子上有几个选项,但铜到铜混合粘合是当前最喜欢的。堆叠和连接模具的想法直接使用铜到铜扩散粘合技术,消除了对凸块和柱子的需求。

“许多组织和公司正计划采用直接债券互连或混合绑定,因为它们达到20μm至10μm,”Techsearch International总裁Jan Vardaman表示。“我们可能是必要的,因为我们进入10米的间距和下方。”

铜混合粘合不是新的。多年来,该技术已被用于高级CMOS图像传感器。但是,迁移技术为先进的芯片堆叠,例如在逻辑上的内存和内存上的内存,是具有挑战性的,并且涉及复杂的FAB级进程。并且技术的时间仍然是一个移动的目标,尽管第一个产品可能出现2021年或更早。

尽管如此,竞技场有几个发展。他们之中:

  • IMEC,Intel,Leti,Samsung,TSMC等正在致力于将来的先进包装铜混合粘合。
  • XPERI开发了一种新版本的混合粘合技术。该公司正在向他人许可技术。
  • 在研发方面,该行业正在致力于混合绑定以实现新的3D DRAM类型,即3DS(三个模具堆叠)DRAM。有些人正在开发新的高带宽内存(HBM)立方体。

同样在研发,许多人正在新的2.5d,3d-ic和小芯片设计,逻辑上的逻辑或逻辑上的存储器。


图1:三维集成混合键合来源:Xperi

互连挑战
今天的芯片被居住在一流的IC包装类型中。将包装市场分割的一种方法是通过互连式,包括线磁块,倒装芯片,晶片级包装(WLP)和通过硅通孔(TSV)。这些不是包类型本身,但它们指定芯片如何彼此连接或电路板。

根据TechSearch的说法,今天的大约75%至80%的套餐基于引线键合。电线焊接器使用微小的电线将一条芯片缝合到另一个芯片或基板。引线键合用于许多包装类型。

对于许多芯片,WireBond不提供足够的I / O.为了增加I / O,该行业使用不同的互连技术,例如倒装芯片,WLP和TSV。

“所有这些技术都有自己独特的甜蜜点,”工程副总裁Calvin Cheung说ASE.。“如果看看路线图,可以将其分成倒装芯片,扇出和2.5D的密度和包装尺寸。密度是指I / O的数量。现在,2.5d可以处理最多的I / O.2.5D可以处理I / O和电源接地超过几十万块。对于扇出,它是一种中等尺寸的密度和包装尺寸。然后,对于BGA,你谈论几百到一千个I / O.“

在倒装芯片中,在芯片的顶部形成较大焊料凸块或微小铜凸块和柱子的海洋。该装置可翻转并安装在单独的模具或板上。凸起覆盖铜垫,形成电气连接。通常,使用称为晶片发电机的系统粘合两个结构。较不侵略性的音高使用倒装片。

扇出被归类为WLP,在晶圆上封装死亡。同时,在2.5D中,模具堆叠或并排放置在顶部插入器,其中包含tsv。插入器充当芯片和电路板之间的桥梁。

先进的包装,如2.5d和扇出,已经存在了几年。但它主要用于高端应用。对于许多产品来说太贵了。

但是,前进,预计高级包装将成为开发新的系统级芯片设计的更加可行的选择。缩放芯片的传统方法,将在更多晶体管中包装,在每个新节点上变得更加困难且昂贵。因此,虽然缩放仍然是新设计的选择,但该行业正在寻找替代方案。

获得缩放好处的另一种方法是通过将多个和复杂的芯片放在高级包装中,也称为异构集成。在异构整合的一个例子中,芯片制造商可以包含一个FPGA和2.5D包装中的HBM。针对高端系统,HBM.堆栈DRAM彼此顶部模管,并将其与TSV连接,启用更多I / O和带宽。例如,三星的HBM2技术由八个8Gbit DRAM模具组成,使用5,000 tsvs堆叠和连接。

在HBM中,每个DRAM模具两侧都有Microbumps,可以连接到另一个模具。“我们正在谈论5000米的TSV通过50μm厚的DRAM模具,直径为55μm的沥青的Microbumps,”EV集团业务发展总监Thomas Uhrmann表示。

返回到2.5D示例,然后使用具有55μm间距的微型铜微磁盘堆叠,连接和粘合到插入器上的HBM和FPGA。

粘合过程不是用倒装片的粘合剂进行的。对于更精细的音高要求,该行业通常使用热压缩键合(TCB)。TCB粘结器拾取了一个模具,并将凹凸与另一个模具的那些对准。它使用力和热量粘合凸起。

“TCB在焊接期间使用焊接而不是回流焊接来定义使用力的细间距互连的形成。互连间距降低,要求越高,粘接期间的平坦度和变形越高,“Uhrmann说。

尽管如此,今天的2.5D和3D技术存在若干唠叨问题。成本是一个问题。此外,TCB是具有低吞吐量的缓慢过程。

“许多客户通过堆叠筹码进入第三维度。每次他们正在堆叠筹码时,他们都有数千个颠簸或支柱。当他们继续堆叠层时,他们必须互相粘在一起。所有的凸起或支柱都需要处于相同的高度。否则,颠簸不会与联系人进行联系。然后,您基本上可能会丢失整个包装,“总裁兼首席执行官Subodh Kulkarni说讯连丝器

前进,前沿芯片客户正在迁移到10nm / 7nm及更高的下一个节点。这对包装有几种影响。“你需要更多的I / O.您能够将更多功能块集成到模具中。所以你需要更多的I / O来路由功能,“ASE的张说。

要在同一区域中放置更多I / O,您需要将凹凸音高缩小到今天的40μm规格之外。这需要较小的凸起和柱子。使用当今的技术,行业看到了一条缩小凸起间距约20μm的路径。然而,这仍然是一个移动的目标。

今天,市场上有一些例子。英特尔,对于一个,最近推出了一个新的3D CPU平台,代码名为“Lakefield”。这将10nm处理器核心与英特尔的22nm处理器核心中的四个相结合到包中。根据Wikichip,网站的Wikichip,3D技术使用具有36μm间距的现有Microbump。

随着时间的推移,许多人将留在当前的凹凸音高。有些人会把它们推到极限。然而,除了某个点之外,颠簸和柱子存在一些挑战。

在铜柱工艺流程中,定义了铜柱的尺寸。然后,在基质表面沉积一层种子层。在表面涂上抗蚀剂,然后形成图案。在规定的区域镀上铜层,然后是锡帽。

在20µm的音高时,这个过程变得困难。一个20µm的间距包括一个11 ~ 12µm的柱子大小和8 ~ 9µm的间距。这时柱子的长宽比就很难管理和控制了。

“从光刻的角度来看,最小微凸点间距可以达到20µm以下。最小微凸点CD由光刻胶化学性质、微凸点高度和成像透镜的数值孔径决定。微凸点的CD挑战来自其他的过程步骤,比如湿蚀刻过程中铜种子层的凹部。Veeco.

什么是混合粘合?
尽管如此,该行业需要一个新的互连解决方案,围绕20μm间距。前导竞争者是铜到铜键合。该想法是使用微距铜连接直接堆叠和连接设备,而不是Microbouchs和Pillars。

这里存在几种方法,例如铜到铜热压缩和铜 - 铜杂交粘合。

Kulicke&Soffa和UCLA最近展示了一种铜到铜TCB技术,使得≤10μm的微距铜互连。研究人员还开发出原位处理,可降低氧化铜。

在铜TCB中,想法是在两个晶圆的表面形成铜柱。然后使用TCB连接焊盘。铜TCB仍处于研发阶段,面临一些可靠性和成本方面的挑战。

同时,铜-铜杂化键的动量最大。有了这项技术,英特尔、台积电和其他公司正在探索或设计一种新的细距2.5D和3D-ICs。台积电最近提供了更多关于其下一代3D技术的细节,称为用于3D异构集成的集成芯片系统(SoIC)。SoIC仍在研发阶段,将使用铜杂合的细凸距。

台积电和其他人正在开发他们自己的混合粘合技术。一家公司,XPERI,为他人开发和许可自己的技术。

在混合粘合中,使用具有晶片发电机的不同材料粘合两个结构。有些是使用标准材料,而其他物品正在探索更多的异端类型,如纳米糊和纳米粒子。

“混合键合就是要在两个芯片之间制造良好的导电性,有很多方法可以考虑,”英特尔封装研究主任兼研究员Johanna Swan说。“根据我们认为最适合我们产品的材料,我们正在考虑一系列不同的材料。”

混合键合不同于“直接键合”技术,后者目前用于CMOS图像传感器、MEMS和射频开关。

在直接粘合中,在Fab中处理晶片。介电材料暴露在晶片的一侧。另一个晶片以相同的方式处理。然后,使用晶片粘合剂,两个晶片经历电介质键合键合工艺。

在杂化键中,过程有点类似。不同之处在于,这两块晶圆是在室温下通过两种技术结合在一起的——一种是介质对介质,一种是金属对金属。在这种情况下,金属涉及铜-铜键。

混合粘合可用于将两个晶片粘合在一起(晶片到晶片键合)和芯片到晶片(管芯到晶片键合)。

混合粘合过程在Fab的前端制造流中进行,而不是在奥特拉。“我们骑了前端进程的共同纳亚赌场,”Invensas总裁Craig Mitchell说,这是Xperi的一部分。“我们必须优化应用程序的参数,但我们正在使用现有设备。”

Xperi将其混合键合过程称为直接键合互连(DBI)。DBI采用了传统的铜大马士革流程。

一旦在Fab中处理晶片,金属焊盘就在表面上凹陷。使用化学机械抛光(CMP)平坦化表面。然后,晶片经历等离子体激活步骤。

单独的晶片经历类似的过程。使用两步过程粘合晶片。它是一种介电 - 介电键,其次是金属到金属连接。

混合粘合作品。多年来,该行业一直在利用这项技术提升CMOS.图像传感器。因此,一个晶圆是逻辑,另一个是像素阵列。这两块晶圆被粘在一起。

多年前,索尼授权Xperi的混合键合技术用于开发图像传感器。在今天的智能手机中,索尼的图像传感器由6μm间距互连。

“我们还展示了1.6μm,”Xperi产品营销高级总监Abul Nuruzzaman表示。“该行业一直在谈论1μm。”

总而言之,混合粘合使得每平方毫米能够实现250,000至100万次互连。相比之下,40μm间距Microbumps使600-625互连每平方毫米。

现在,该行业正在为高级记忆和逻辑模具堆叠工作的混合绑定。目标是开发更先进的2.5D / 3D产品。

这是行业面临多项具有挑战性的地方,这就是为什么它仍然在研发中。“实现良好的铜到铜债券需要精确控制铜CMP步骤后的地形,”斯蒂芬·赫伯特营销高级总监斯蒂芬·赫伯特说心理契约。“如果打磨过度,铜垫的凹槽会变得太大,在混合粘接过程中,铜垫将有不能连接的风险。”如果打磨不够,残留的铜会造成短路。”

同时,XPERI开发了新版本的混合粘合技术。此版本芯片堆叠,芯片堆叠40μm至1.6μm。

对于这一点,混合键合工艺流程是相同的,但有更多的步骤。一旦晶圆被处理,芯片被切成小块,激活,然后连接到晶圆上。Invensas的Mitchell表示:“我们认为这是推动2.5D和3D集成的关键解决方案。“对于许多2.5D和3D应用程序,你将使用不同大小的源代码。它们可能来自不同的晶圆,甚至是不同的晶圆厂。有一种技术可以让你把一个已知的好模具连接到另一个已知的好模具上,这是未来电子的一个重要能力。”

最初,XPERI的新型混合绑定技术是针对新的3D记忆,这将在未来两到三年内发货。例如,该行业正在开发3DS DRAM。然后,对于HBM,16个DRAM模具可以通过细间距铜连接彼此直接连接。它仍然需要每个层之间的TSV。

另一个应用涉及2.5D、3d - ic和芯片,其中你在芯片级堆叠逻辑上的内存或逻辑上的逻辑。“我们看到这个趋势是在2.5D和真正的3D-IC芯片概念,允许这些芯片之间的一套更高密度的互连。你正在接近一个点,你几乎有芯片一样的连接,但你可以使用它之间的芯片,”米切尔说。

还有其他优点。“随着芯片变得更大,从芯片的一端行进的距离可能会显着。但如果你有三维互连,你就会到达微米,“他说。“这对权力,延迟,性能和热来表示重要。如果您不必在大面积上驾驶信号,则可以使用更少的电流。这会产生更少的热量。“

来自Xperi和其他人的新混合粘合技术并不简单,并提出了一些主要挑战。“随着人们达到这些种类的音乐,你将需要前端的心态,”Techsearch的Vardaman说。“环境必须超级清洁。表面上没有颗粒。否则,你没有债券。有很多问题可以处理。“

那些不是唯一的挑战。“甚至更具挑战性是多层或芯片堆叠,因为粘合期间的顺序不均匀性影响下一层粘合。因此,耐受性和均匀性要求正在增加。更重要的是,模具堆栈的价值迅速增加,这意味着产量的成本正在增加,“ev组的Uhrmann说。

其他人也同意。KLA的Hiebert说:“对于异构集成的多个设备,一个坏的模具会导致整个组件的失败。”“对于混合bonding技术,我们认为必须克服几个过程控制方面的挑战,才能推动该技术应用于新的逻辑和内存应用。空隙严重限制了杂化键合的成品率,因此对空隙诱导粒子进行在线缺陷检测至关重要。对于小于10µm的粒子,在100nm到200nm范围内的粒子检测变得至关重要。

有些问题不太明显。“高级2.5D和3D软件包需要临时债券/借方流程,但它确实取决于最终目标是,啤酒科学先进包装业务部的执行董事Kim Arnold说。“某些过程的挑战是它们利用了一个需要两个载波的翻转过程。这意味着“载体2”必须承受“运营商1.”的借方方法

结论
显然,杂交粘合是复杂的。但行业希望使其工作。随着芯片缩放减慢并且变得太昂贵,行业需要一些新的和不同的方法。

否则,IC行业本身可能会慢,如果没有逐渐停止。它可能已经存在了。

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4评论

格雷琴帕蒂 说:

DBI©由Ziptronix开发并注册,然后通过Xperi转让给Invensas。这里描述的混合键合与DBI©在许可下的实践不同吗?

Subhash L. Shinde. 说:

Ziptronix自2005年以来为多个3DI会话提供了DBI技术 - 6.我有乐趣与2007年到2011年的团队合作。

Mark Lapedus. 说:

嗨格雷琴,

通常,在文章中,我描述了XPERI的DBI混合键合过程,以实现3D集成。其他人也正在研究3D集成的混合绑定过程。每个人可以相同或略有不同。

在文章中,我还试图一般地描述与混合粘合过程的挑战。

供参考。XPERI的DBI技术最初由Ziptronix开发。实际上,Ziptronix开发了两个晶片粘合工艺 - Zibond和DBI。Zibond是直接的粘合,而DBI是混合粘合的。

2015年,Tessera收购了Ziptronix 3900万美元。蒂塞拉是Xperi的一部分。

Dev Gupta博士 说:

向后要求DBI准备好替换HBM等产品中的电流芯片堆叠/粘合技术(TC FCB W / SN覆盖CU上uPILLAR凸点),有必要以超越堆栈的PowerPoint草图提供数据。这尚未在出版物和演示中看到,直到2012年7月2020年。必要的是(1)堆叠试验车辆的描述。X部分,显示互连堆栈(2)详细信息,以评估HBM中的垂直互连的基本特征(i,例如,如果必要的DBI被修改,则在堆栈中的中心区域中的超过5,000个TSV)(3)描述菊花链测试(4)多模叠的产量和可靠性测试结果

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