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花费大量的金钱和努力,以确定FinFets将持续多长时间,以及应该更换它们的时间。

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在近期,前沿芯片路线图看起来相当明显。基于今天的FinFET和平面完全耗尽的绝缘体(FDSOI)技术的芯片预计将缩小到10nm节点。但是,CMOS路线图在7nm及以后变为雾。

该行业一直在探索许多下一代晶体管候选人,但突然间,少数技术正在从拥挤的包装中出现。例如,在7nm处,前导竞争者是高迁移率FinFET,其利用通道中的III-V材料来提高该迁移能力。

然后,在5nm,两种技术 - 门 - 全场 - 全面场效应晶体管和隧道场效应晶体管(TFET) - 采取狭窄的铅。考虑到静电方面的最终CMOS器件,栅极 - 全方位是栅极放置在通道的所有四个侧面上的装置。相反,TFET是瞄准低功率应用的陡峭的子阈值斜面晶体管。

然而,比赛远未结束。在夏马马运动员对以下和复杂的下一代选项达成共识之前,还有很长的路要走:III-V FinFET;门 - 全面FET;量子井finfet;硅纳米线;SOI finfets;和tfets。另外,另一条路径是使用垂直芯片架构,例如2.5D / 3D堆叠管芯和单片3D。

芯片制造商可能需要开发多种类型的架构,因为没有单一技术,这将是所有未来应用的理想选择。“没有一个答案,”技术和制造集团公司副总裁Michael Mayberry表示,英特尔组成部分研究总监Michael Mayberry说。“有许多不同的答案。他们将针对不同的市场细分。“

仍然,英特尔,台积电和其他人似乎在全面的包装门上略微前面有一种技术。“我们正在努力,”梅尔贝尔布尔说。“这是每个人的路线图。”

英特尔也对TFET感兴趣。其他人有不同的意见。最终获奖者和输家将由成本,可制造性和功能确定。例如,在主体上,最好的晶体管是墨布兰围绕碳纳米管缠绕的晶体管。“我们不知道该怎么做,”他说。“所以,它不是一个最好的力量点的那个。这是你可以投入制造的人。“

另一个问题是该行业是否会保持两年左右的过程技术的节奏。随着越来越经济的因素发挥作用,该行业可能会转向下一个流程节点要慢得多,甚至可能延长节点。

扩展Finfets.
2014年,英特尔预计将根据14nm的过程加速其第二代FinFET技术。此年,今年,GlobalFoundries,TSMC和三星单独计划运送其围绕14nm级技术建立的第一代FinFET。

公司还分别开发10NM FinFET技术,但问题是行业扩展FinFET的距离?对于FinFET,IMEC的工艺技术高级副总裁STEEGEN表示,门口从10nm到7nm节点开始对7nm节点的控制。“我们可以推动单个FinFET技术的理想和最远的是5nm的翅片宽度和10nm的栅极长度,”Steegen说。

因此,在7米,行业必须考虑一个新的选择。根据各个实体的路线图,以及行业高管的见解,领先的竞争者是7nm的高流动性或III-V FinFET。“从我们所看到的,您可能会在7nm节点周围获得III-VS的拦截,”蚀刻高级技术单位副总裁Bradley Howard说,在应用材料。

当今基于硅基的碎屑的电子迁移率在7nm下降低。锗(GE)和III-V材料具有更高的电子传输能力,允许更快的开关速度。根据专家,第一III-V FinFET可能包括PFET中的GE。然后,第二代III-V FinFET可以由GE用于PFET和铟镓砷(INGAAS),用于NFET,专家补充。

高流动性FinFET面临几种挑战,包括集成不同材料和结构的能力。为了帮助解决部分问题,该行业正在研究硅翅片更换过程。“这取决于你与谁交谈,但(III-V FINFET)很可能会使用替代鳍技术进行,”霍华德说。“基本上,你正在做的是更换鳍。你拿着硅片,你周围有氧化物。您基本上空置出硅并用III-V替换。“

然后,在5米处,该行业可以扩展高流动性FinFET。另一种选择是开发一个量子井FinFET,这在许多方面,是下一代III-V FinFET。在量子井中,井内置在设备中以限制载体。“量子井从学术角度有趣,”霍华德说。

“低于7nm,FinFET的结构变得有点冒险,”霍华德说。“这就是您将看到潜在设备的门全面结构。这就是一些世代的7nm节点将携带我们。“

什么是大门 - 全部?
由于FinFET的翅片宽度5nm,因此根据IBM的说法,通道宽度变化可能导致不希望的VT变异性和移动性损耗。一个有希望的选项,门 - 全面FET,可能会绕过这个问题。全围绕FET是多栅极结构,其中栅极被放置在通道的四个侧面上。“它基本上是一个硅纳米线,霍华德说。“那成为你的晶体管。它看起来不同,但你有一个源,排水和门。“

GlobalFoundries技术人员的高级会员说,陈高级员工表示,围绕全面FET有一些优缺点。“我认为这看起来很有希望,”陈说。“门 - 全息有更好的静电,但有一些制造问题。”

大门 - 全面FET可能是困难和昂贵的。在只需一个示例的复杂性中,IBM最近描述了一种栅极 - 全面硅纳米线MOSFET,其实现了30nm的纳米线间距和60nm的缩放栅极间距。该装置具有12.8nm的有效纳米线尺寸。

在IBM的栅极 - 全面的制造过程中,在基板上形成两个着陆焊盘。纳米线形成在着陆垫上水平地形成并悬挂。然后,在悬浮的纳米线上被图案化垂直栅极。在这样做时,在公共悬浮区域上形成多个栅极。

形成垫片。然后,根据IBM,硅纳米线在栅极区域外切开。然后,根据IBM,从硅纳米线的暴露横截面生长就地掺杂的硅外延。传统的自对准,基于镍的硅化物触点和铜互连用于完成该装置。

有其他版本的门全网。例如,新加坡国立大学,SOITEC和Leti最近描述了GE门 - 全部纳米线PFET。通过线宽为3.5nm,该装置与相变材料,Ge2sb2te5(GST)集成为衬里应力源,从而提高移动性。

同时,英特尔正在研究不同的门 - 全面结构。“在这种情况下,它是一个硅通道装置,”英特尔的牧师说。“直径约为6nm。我们可以做出比这更小的东西。这是用大量不同类型的材料组成,这些材料以原子精度和3D布置堆叠。在非常大的卷上很难做到。这是一个未解决的问题,但我们正在努力。“

其他选择
门 - 全部不是表中唯一的选项。“我们的工作还发现量子井FinFET也可以具有等效的静电优势,”IMEC逻辑计划主任的Aaron Thean说。“基本上,量子阱是一种隔离方案。量子孔用于保留它们所谓并避免泄漏的载体。“

最近,IMEC,GlobalFoundries和三星展示了一个量子井finfet。使用鳍替换过程,公司展示了一种紧张的基于GE的渠道PFET。“您可以在III-V上制作一个量子阱装置。您可以从锗中制作量子井设备。你可以用硅和硅锗制成量子井装置,“他说。

量子阱器件的另一个远距离形式是FDSOI,其中硅作为孔作用,氧化物用作屏障。“我的看法是,7nm仍将是SOI的SI和SiGe FinFET,内置应变,”IBM咨询工程师和科学家ali Khakifirooz说。

IBM还正在研究另一种技术,称为“积极缩放紧张的硅直接绝缘体(SSDOI)Finfet。在该技术中,晶片是粘合到氧化物的应变硅层。FDSOI技术据说比散装更容易制造,但基材更昂贵,基础设施仍然不成熟。

实际上,每个下一代晶体管候选者具有各种权衡,使得选择复杂。“我个人非常关注III-V作为MOSFET通道中硅的替代品的有用性,”Khakifirooz说。与FinFET相比,“与Fineet相比,门 - 全面具有更好的静电。门 - 全方网可以缩放到较短的LG,但有一些挑战。例如,如果在散装衬底上制作栅极 - 全部,则需要一些技巧来将栅极与基板隔离而没有电容损失。“

还有其他,也许更重要的是要考虑的问题。“事实上,每个人都在门口 - 全部工作是一件事,”他说。“我们在7nm或5nm的生产中是否看到它是别的东西。您也可能或可能不需要大门。我们需要首先从电路设计师那里回答这个问题,然后从技术人员那里。“



3评论

这可能对半导体的未来产生深远的影响。那些将在本来的第二部分处理,[...]

井finfet是7nm或5nm节点的可行晶体管候选者。在许多方面,量子阱FinFET是下一代III-V FinFET。在量子井finfets,[...]

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