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7/5nm时的时序闭合

为什么在复杂的设计中左转是至关重要的。

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Synopsys的应用程序工程总监Mansour Amirfathi审查了如何确定关于设计的假设是否正确,特定操作需要多少周期,为什么这是如此复杂,如果信号超出阶段,则会发生什么。



2评论

凯文污染 说:

除了多周期路径约束和假路径之外,还可以使用其他技术来关闭时序,例如流水线,寄存器重新定位,有用的偏斜等。

也可能是由于RTL编码的恶性编码,我们有长组合路径和重新编码可以在此处解决这个问题。所以写优化的高效RTL代码也很重要。

因此,如果在合成期间添加流水线,则RTL可能也必须改变以匹配栅极电平并重新刻,以确保RTL模拟仍然通过任何问题。

假路径是我们不关心时机的路径,它们可用于放弃违反这种路径的时间

是的,必须创建良好的现实定时约束+必须被认为需要约束时需要约束的无约束路径,另外,这里的合成可以显示在现实中可能失败的通过(由于那些未被锻炼的不受约束的路径,他们可能是可能失败时序的潜在关键路径)

萨明 说:

是否有可能在门单元延迟模拟中捕获此问题?

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