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晶体管级验证返回

曾经成为专业工具的技术正在回归主流;左移不仅仅是在流的前面做事情。

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几十年前,所有的设计师都做了晶体管级验证,但当标准电池在门级提供了隔离,库提供了所需的所有详细信息(如时间)时,他们很高兴地告别了它。一些有奉献精神的人继续使用该技术来提供这些模型和库,而那些想要沿着定制或模拟路径大步前进的最激进的设计别无选择,只能继续拥抱这项技术。

今天,新技术如finfets.越来越多的人开始深入研究晶体管的设计,并重新使用他们的晶体管级工具。值得庆幸的是,如今可用的工具比过去功能强大得多,但它们仍在一些重要方面被推向极限。

对于那些总是做晶体管级验证的设计师来说,典型的问题是尺寸问题。“设计师面临的最大挑战是,在保持上市时间不变或在一个激进范围内的同时,要处理验证量的指数级增长,”Hélène Thibiéroz,模拟/混合信号组的高级员工营销经理说synopsys.。不断增加的设计复杂性,由工艺扩展和向先进工艺节点移动导致的更大的提取网络列表(功能和电路元素),额外的功能,以及需要验证的更严格的安全要求,都是显著影响设计周转时间的因素。”

Bruce McGaughy,技术总监兼工程高级副总裁ProPlus设计解决方案,同意。“始终做晶体管级设计的人,如记忆和模拟房屋,只需要做更多的模拟和更大的模拟,”麦格特说。“他们需要捕获更多细节,他们需要运行更多更长的模拟,因为需要验证不同功率模式和不同类型的标准意味着在必要的模拟量中存在爆炸。”

但情况正在改变,它们正在影响更多的人。“晶体管级验证的主要挑战是在考虑到周围环境的情况下准确预测晶体管本身的行为,”Karthik Srinivasan说,他是加州理工学院模拟/混合信号AE经理ansys.。“过去的技术规模、设计边际和基于结构的方法的修正要么过于悲观,无法达到目标,要么在某些情况下可能会错过真正的设计问题。”

随着Srinivasan表示,发生了更大的变化。

该公司模拟/混合信号组总经理拉维•萨勃拉曼尼亚解释说:“这些变化分为三个部分。导师图形。“首先,集成到硅中的功能数量。在非常低的电流和电压下,数字晶体管的模拟功能和操作直接转化为在更大尺寸的电路和模块上进行晶体管级验证的要求。第二,人们正在缩小供电电压和过程的可变性正在增加。这意味着需要更精确的模型,因为有更多的设备,现在有更多的寄生和变异。这些模型必须包含不断增加的物理效应带来的电冲击。第三,必须进行的分析类型和可用的时间都是巨大的挑战。”

缩小布局也增加了复杂性。Ansys的Srinivasan说:“用几个典型的向量来单独签名块或宏的日子已经一去不复返了。“现在,它需要在设计、芯片封装甚至整个系统的背景下进行验证。由于技术迁移和更高层次的整合,被认为是二级或三级效应的因素今天变得越来越重要。”

标准库和设计技术长期依赖于边际利润。“过度设计的经济和竞争影响在先进节点上变得更加严重,”Yoann Courant解释说,他是工艺可变性组的研发主任Silvaco。“大多数在先进节点工作的设计团队正在采用变化感知的设计流程,包括利用先进的蒙特卡罗,统计角,灵敏度分析,高sigma估计,以及其他相关技术,以确保设计利润得到充分理解,然后可以在了解产量方面的潜在影响时进行权衡。”

这些标准库是迭代过程的结果。“第一个产品的铸造是设备模型,”Hany Elhak说,产品管理电路模拟和库描述韵律。“他们做库表征和创建测试芯片,并基于那些反馈,他们优化泄漏电流,功率和速度的过程。然后他们创造新的设备模型,用于表征,导致他们测量的其他测试芯片。”

正是在这个过程中,利润得以增加,以确保足够的产量。Elhak解释说:“需要非常高性能或低功耗的客户倾向于创建自己的针对每种性能进行优化的库。”“他们可能会做一个混合,他们从铸造厂获得基础库,但做一些修改,或者得到特定角落的图书馆或内部为不同角落的特色。”

有点讽刺的是,放缓摩尔定律也间接影响了这一点。“在老节点上有更多的设计开始,”Subramanian指出。“在55nm和45nm,甚至是130nm上,将会有大量的设计开始。设计团队现在正试图从这些节点中挤出更多内容,以便最大化他们能够在该节点上获得的内容,而不需要移动到更高级的节点。要做到这一点,你不仅要量化你的数字利润,也要量化你的模拟利润。这是新的。我们现在看到人们问这样一个问题:“我如何量化模拟电路的设计余量?”’”

为了完全理解问题,有必要更深入地挖掘复杂性增加的原因。

更小的几何图形
一些问题只是因为设备越来越达到原子尺寸。“在以前的几代人中,你在频道的长度中有数百或数千个原子,但今天它是下降到数十,”麦克盖斯说。“阈值电压植入物的掺杂剂原子的数量是小晶体管的十个原子的范围。后端过程也在发生变化,并且这会影响电线。当您在金属层中的小尺寸时,它变得更具挑战性,因为它会产生更大的金属阻力和电容变化。“

Elhak说:“每一个过程都有变化。”“但是随着设备的尺寸越来越小,设备对变化的敏感性就会增加。在90nm波长下,只需要对非常敏感的模拟块进行分析。对于14nm,变型分析甚至是数字设计的标准。但这不仅仅是变化。在这些节点上还有其他的影响被放大。电迁移(EM),老化,MOS晶体管随时间的退化,这是由热效应引起的。

这为晶体管级模拟增加了一个重要的要求。在过去,准确的电压波形是必要的,但今天也需要准确的电流波形,以便可以验证功率,热和其他因素。

但它不会在那里停止。“另一个因素是依赖于布局的效果,”麦克盖利增加。“布局本身导致不同模式的大变化。您可以具有以前几代的晶体管具有相同的几何形状,并且可以被认为是相同的设备。但由于它们周围的布局,这些晶体管不再相同。“

新设备
“随着平面晶体管从28nm到16nm及以下的finFET的转变,我们正在看到一种新型晶体管的发展BSIM该模型的复杂性显著增加,”Subramanian说。“这些模型都是基于方程的模型,复杂性是通过这些模型中方程的数量和类型来衡量的。从平面到finFET,就每个晶体管所需的原始计算数量而言,建模的复杂性增加了100倍以上。这意味着,对于每一个晶体管,你需要进行100倍以上的计算。”

麦格蒂解释了这种增加复杂性的原因之一。“门现在缠绕在频道周围,这是一个3D设备,因此源极和漏极与栅极更耦合。当门切换时,这导致更多的充电。在以前的一代中,我们担心IV曲线的变化,因此如果您可以获得阈值电压并理解其变化,那么您的晶体管IV特征您大部分地在那里。现在,充电变化是一个重要因素,它使模型和提取充电变化更难。“

finFETs也不是所有的事情都是积极的。斯里尼瓦桑解释说:“尽管FinFET晶体管提供了很高的驱动强度,但由于3D FinFET结构,它们的散热很差。”随着器件和导线密度的提高,功耗和局部热效应(即自热)变得显著,这将显著影响器件和互连的可靠性。”

互连
互连长度随技术缩放指数呈指数增长。“在新的芯片中,您可以在厚度和深度方面具有非常小的尺寸互连电线,”埃尔哈克指出。“这产生了高电流密度和高工作温度。铜已取代铝以满足一些技术挑战,但EM仍然是一项挑战。当电子在金属中流动时,首先加热它,然后它们对它们施加压力,这会导致损坏。在过去,我们只针对汽车中使用的非常敏感的模拟块或高功率块进行了此分析,但是今天,无线和可穿戴的主流设计,这些设计均迁移到高级节点必须考虑到这一点。“

与互连老化相关的可靠性问题是由两种现象 - 热载体注射和偏置温度不稳定性(HCI和BTI)引起的。热载体是颗粒,其达到足够的动能,以注入装置的禁止区域,例如栅极电介质,然后被捕获。这导致阈值电压变化和器件中的跨导劣化。偏置温度不稳定性在二氧化硅层和基板之间的界面处引起化学分解,并导致绝对阈值电压的增加和装置的若干属性的劣化。这两种效果都可以随着时间的推移导致设备的损坏。图书馆现在需要了解所有这些问题。

可变性
氧化物的厚度和掩膜的排列是变化的主要因素。“考虑氧化物的厚度,”Elhak说。“当它变小时,我们谈论的只是这一层中的几个原子,所以厚度的任何微小变化都会导致电流的更大变化,因为电流是电子的平均流动。”随着氧化物变小,它对微小的变化就越敏感。掩模对齐和其他导致变异的因素也是如此。”

使这些变化更难处理的是这些变化是随机的。在过去,人们有理由认为,距离较近的设备会受到工艺变化的同等影响。但现在不再是这样了,它会干扰敏感器件结构,如匹配对或电流反射镜。

在过去,设计师通过添加边界来处理可变性,但现在对于不同参数的敏感性变得更加困难,所以你需要添加更多边界。当设计师在竞争芯片的性能时,你不能再增加更多。你必须分析变化,并在设计过程中考虑到它。

“蒙特卡洛是传统的变异分析方法,”龙头说,“但它变得太昂贵,因为需要数千次运行,以便统计地收敛到可接受的精度。先进的蒙特卡罗技术是必需的,以便为小于大电路的数量提供加速。“

Subramanian指出,有一个智能地使用统计技术的举动。“我们是在这个的早期。人们正在寻找,并开始使用一种名为“实验设计”的方法。“

对于每一组模拟,就像是在一个种群上进行实验你需要根据你想要测量的东西来选择你需要的种群规模。萨勃拉曼尼亚解释说:“人们越来越关注应该进行多少次模拟,才能为特定类型的测量获得一定的置信区间。”“如果你有五种不同类型的测量,你实际上会定义五种不同类型的实验,以能够捕获这些测量有一定程度的信心。在设计周期的后期,就像胶带一样,你需要一个非常高的置信区间来确保产品的性能符合特定的窗口。”

Subramanian说,通过观察客户设计和节点,因为它们移动到28nm及以下,他们会看到模拟的数量和类型的戏剧性增加。“我们也在其他节点上看到它,其中越来越需要做更多类型的要求可靠性分析- 对于电力电子设备,LED照明或某些汽车功率功能,它们需要更多的模拟,它们正在带来统计技术来帮助管理复杂性。“

标准单元格和内存位单元设计是最关键和对变化最敏感的。“我们仍在使用简化的统计分析看到团队,”龙头说。“这些包括高斯推断(即使实际分布不是高斯)或增加分布尾的抽样,希望能够产生更多的失败。通常观察到的是,一些设计人员根据可用时间和资源尽可能多地进行Monte Carlo模拟,而无需实际意识到分析的最终精确性。“

长期以来,内存比特单元一直是晶体管级验证最活跃的用户之一。Elhak说:“电池非常小,通常在6到12个晶体管之间,但它可以重复使用数百万次。”这意味着,对细胞的任何影响都会随着重复次数的增加而增加。今天,内存设计者必须用非常高的标准差做密集的统计分析。通常至少是6。知道单个单元失效的概率并不能告诉你整个阵列的可靠性。你必须使用蒙特卡洛分析香料还有很多统计技术来简化分析,以便您可以达到所需的Sigma水平。“

随着向finfet的迁移,这变得更加困难。“如果你正在设计一个静态存储器McGaughy指出:“在前几代CMOS中,你可以选择任意W的尺寸,但是对于finfet,你不能选择尺寸,你只能选择鳍片的数量。”“这是优化感测放大器、地址解码字线驱动器和比特单元的限制因素。有限的选择范围使得优化变量变得困难。”

工具的进步
值得庆幸的是,EDA行业一直在应对这些挑战,在过去的十年中,EDA的性能和容量都得到了显著提高。“十年前,如果你说一个晶体管级的模拟工具可以处理超过500万个元素,那将会被认为是荒谬的,”Subramanian说。“今天,最高容量的spice精确晶体管级验证工具可以处理超过15米到20米的元素。”

Thibiéroz列出了一些其他领域的工具已经接受了挑战。“如今,我们有多个测试台和格式,可以设置和监控数千种模拟场景。为了提高良率,需要更多的工艺、电压和温度(PVT)角和蒙特卡罗模拟,有效的验证和分析数据后处理成为必须。”

那么,在所有这些额外的复杂性中,性能是如何提高的呢?McGaughy说:“这些突破源于并行模拟技术的进步。”“今天的模拟器是为了利用并行硬件而从头开始构建的。单处理器的摩尔定律在10年前就不再适用了,硬件或处理能力的大部分进步都来自并行。这也意味着在硬件平台上,数据结构可以根据内存使用量和效率进行优化。”

设计技术也一直在发生变化,这是左侧移动的一个地方。“最常见的技术是识别热点,并通过尽早运行许多蒙特卡罗样本来解决项目时间表和资源,”龙头说。“使用敏感性分析或统计角可以帮助使这个过程更有效。在一些情况下,校正电路可用于减轻变化风险。对于布局依赖性影响,电路设计和布局阶段必须更紧密地结合。“

还有更多的工作要做,新的标准必须完成。“主要的挑战是获得正确的水平抽象模型萨勃拉曼尼亚表示:“。“当你为某物建立一个模型时,你想要表明,与实际的晶体管级模型相比,它对重要的信号有正确的准确性。第二个挑战是能够拥有一种方法,使您能够在不同的块的每个抽象层之间移动。作为一个简单的例子,你可以有一个锁相环,它有四个或五个不同的块,你可能希望只有VCO作为一个完全提取的晶体管级网表,其他的一切都写在一个行为模型中Verilog-AMS.SystemVerilogams。”

SystemVerilog-AMS就是这些正在进行的工作之一。Verilog-A最初创建于1996年,最新版本(2.4)于2014年发布。然而,Verilog不再是一个活动标准,这项工作必须迁移到SystemVerilog。此外,工作正在集中于社区要求的新功能和增强,以改进混合信号的设计和验证,以及扩展SystemVerilog断言通过模拟和混合信号设计IEEE 1800小组委员会。



1评论

凯文 说:

Accellera’s Verilog(-AMS) may not be an active standard, but the large amount of pushback over the years from the SystemVerilog committee(s) about absorbing its functionality into the IEEE means it’s somewhat unlikely that there will be a functional SystemVerilog-AMS for a number of years, if nothing else: fixes due in Verilog-AMS have been pushed down the road. Which is a pity since it’s actually quite easy to model variability in Verilog-A (along with CDC error detection, and power) for large digital designs.

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