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晶体管的选择超过3nm

复杂和昂贵的技术正在计划一直到2030年,但并不清楚缩放路线图真正走的程度。

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尽管芯片缩放放缓,但在飙升的成本中,该行业继续搜索新的晶体管5至10年 - 特别是对于2nm和1nm节点。

具体来说,业界正在为3nm之后的下一个主要节点确定和缩小晶体管的选择范围。根据国际半导体技术路线图(ITRS) 2.0版,这两个节点分别被称为2.5nm和1.5nm,预计将分别出现在2027年和2030年。另一个组织,IMEC.他在时间表上更激进,说到2024年,2.5纳米或左右将会到达。

很难预测将发生超过3nm的事情。事实上,3nm及以后可能永远不会发生,因为竞技场中存在众多未知数和挑战。也许芯片缩放最终将达到蒸汽。

今天的技术和未来的迭代甚至可能提供足够超过5nm的性能。今天的领先晶体管类型Finfet.- 速度可能延伸到5nm或3nm,这取决于节点的定义方式。然后,在4nm / 3nm处,有些是朝向下一代晶体管技术移动门 - 全面的FET在这里,一个finFET被放置在它的一侧,一个栅极被包裹在它周围。

但这个行业也有可能需要新的、更快的设备,而不仅仅是全方位的设备。许多人认为,随着高性能计算的复兴,有必要尽可能地推动这项技术,人工智能机器学习。自动驾驶,5G,移动和服务器的未来也需要更多的马力。因此,在研发方面,该行业正在研究2.5nm和1.5nm的几种技术。在那些节点,行业可能会下行以下路径:

  • 延长栅极全面FET或开发更复杂的技术版本,例如互补FET(CFET)和垂直纳米线FET。
  • 采用现有的FinFet并用新材料调整它们,创建所谓的负电容FET(NC-FET)。
  • 将设备集成到高级包中。


图1:下一个晶体管架构。资料来源:IMEC / ISS

还有其他选择,但预测胜利者还为时过早。“Finfets一直是一个成功的创新。他们仍然有至少一两代。除此之外,我们有材料变化 - 锗或III-V频道。我们可能有大门。目前尚不清楚这些想法中的哪一个最终将取代FinFET,“Press Bohr,高级研究员和流程架构总监和集成英特尔

“无论我们谈论负电容FET,门全息或III-V频道,您都必须意识到现代逻辑产品具有非常苛刻的要求,”BOHR说。“越来越高的移动性很大,但你也必须泄漏较低。您必须具有低的子阈值电压和低电源电压。所以现在,我不确定有任何技术是否真的被证明是今天的董事会的胜利者CMOS.能做什么。在选出真正的赢家之前,我们还要面对其他挑战。”

为什么要规模?
多年来,增长引擎已经旋转摩尔定律,晶体管密度每18个月的晶体管密度的公理将每18个月增加一次。秉承摩尔定律,芯片制造商每18个月推出一个新的过程,作为降低每个晶体管成本的手段。

摩尔定律是可行的,但它正在不断发展。在每个节点处,过程成本和复杂性都是暴涨,所以现在完全缩放节点的Cadence从18个月内延伸到2.5年或更长时间。此外,较少的代工厂客户可以推动到高级节点。

并非所有人都在移动到前沿节点。要求28nm及以上仍然是强大的。而且令人惊讶的是,200mm Fab需求仍然很强劲。“我们在2018年继续看到8英寸的强烈需求。它来自各种应用。我们在RF交换机,MCU,嵌入式区域以及显示区域的移动空间中看到了特别强烈的需求。今天最具挑战性的事情实际上是管理客户,因为现在的需求是压倒性的,“合作社Jason Wang说,在最近的电话会议中。

尽管如此,存在需要最新进程的应用程序,例如机器学习,服务器和智能手机。

在另一个例子中,d2销售基于图形处理器的专用高端系统。该系统用于各种半导体制造应用。“所以,我们总是处于利用可用计算能力的边缘,”首席执行官Aki Fujimura说d2。“我可以令人信心地说,我们不在任何地方近来,即将用尽使用更多的计算能力来改善半导体制造。我确定高性能计算的每个其他应用程序域都处于类似的情况。特别是深入学习起飞,我预测渴望更高性能的计算将继续超越7nm。“

然后存在需要成熟和高级流程的应用,例如汽车和肯定自驾驶汽车。“有两种不同的生态系统。您拥有AI计算,然后是车辆中的传感器和控制,“技术人员的高级成员Ben Rathsack说电话。“对一些老式节点技术的需求实际上正在增加。然后是英伟达的处理器。他们可能在做人工智能处理。当然,他们正在推动高端市场。”

同时,Fab工具准备好用于当今的设备。但对于2.5nm和1.5nm,有一些差距。要启用这些节点,该行业将需要以下新技术:

  • 光刻。极端的紫外线(EUV)7nm / 5nm所需的光刻。然而,超过3nm,可能需要一种名为高数字孔径(NA)EUV的下一代EUV技术。
  • 选择性过程。ChipMakers还需要更广泛的选择性沉积和蚀刻技术,使供应商能够在精确的位置存放和取出材料。
  • 新的互连方案。芯片中的布线方案太拥挤,需要在竞技场中的新材料。

然后,在每个节点处,缺陷越来越越来越难以找到。“横向缩放,即更密集的晶体管布局,驱动需要检测较小缺陷并增加对设计感知检查和审查的需求。垂直缩放驱动需要检测和验证埋地缺陷的需要,“营销和应用副总裁Mark Shirey说KLA-Tencor

“我们的问题越来越困难,他们更复杂。但这行业中的一个普遍的普遍是,当你有复杂性和困难,这是一个机会,“大卫·赫默斯(David Hemker)说,高级副总裁和技术研究员林的研究,最近的事件。

关于摩尔法的一般主题和活动的其他主题,赫默添加:“我们对能够在技术上继续摩尔的法律几乎任何设备都感到非常看涨。我们看到有充足的选择,因为我们希望转到3nm甚至低于下面。“

进化的finFET
今天,同时,芯片制造商正在增加10nm / 7nm的Finfet。在FinFET中,通过在翅片的三个侧面上实现栅极来实现电流的控制。


图2:FinFET与平面。资料来源:林研究

7nm后,根据ITRS路线图,下一个技术节点为5nm,3nm,2.5nm和1.5nm。然而,这些节点的定时是移动目标,并且节点名称是任意的并且不反映晶体管的规格。

那么finFET会持续多久呢?“我们相信finFET可以持续到大约5nm节点。当然,这取决于你的努力程度。Imec半导体技术和系统执行副总裁An Steegen说:“如果你稍微放松栅极间距,finFET将持续更长的时间。”“我们看到纳米片,细长的纳米线,是一个很好的候选者。”

对于一些人来说,FinFet的继承者是一个名为横向门 - 全面FET的下一代技术。在2020年左右的4nm和/或3nm下,门 - 全线是来自FinFET的进化步骤。

两种主要类型的门 - 全部FET是纳米线FET和nanosheet场效应晶体管。在纳米线FET中,微小的电线用于通道。纳米片FET使用类似的纸张材料进行通道。


图3:(A)FinFET,(B)纳米线和(C)纳米片的横截面模拟。资料来源:IBM.

闸门全方位提供了更多的闸门控制,这提高了性能和减少泄漏。“正是这种改进的门控制,使您能够继续缩放的门长度,”Mike Chudzik,技术项目总经理说应用材料

利用当今的fab工具和设计技术,可以开发出全方位的gate器件。例如,芯片制造商仍然可以利用一种被称为“设计技术协同优化”的成熟技术。

这里的想法是在每个节点处的标准单元布局中减少轨道高度和小区大小。标准单元是设计中预定义的逻辑元素。细胞在网格中布置。轨道定义了标准单元布局的高度。例如,根据IMEC,7nm可以具有6轨高度电池,使具有56nm的栅极间距的栅极间距和金属间距为36nm的装置。

然后,根据Imec的介绍,4nm/3nm涉及5.5-4.5轨道高度的布局,使器件的栅极间距从36 - 42nm,金属间距从21 - 24nm。


图4:通过缩放助推器启用了单元库缩放。来源:IMEC.

基于路线图,横向纳米线/纳米片FET可以从4nm / 3nm延伸到2nm的某个地方,这意味着该技术只能持续一个或两个节点。

在2nm,该行业面临一些障碍。理论上,一个2nm的器件将包括一个3轨道高度的布局,但这种类型的方案很难想象,至少目前是这样。Imec的项目主管迪耶德里克·维尔克斯特(Diederik Verkest)说:“要制造一个正常的细胞,确实需要至少3个轨道。”“对于这种类型的建筑,它变得非常具有挑战性。”

总之,该行业可能需要一个新的解决方案。但芯片制造商不想从零开始。相反,他们更喜欢采用现有的工作和制造技术,并改进它们。


图5:IMEC的晶体管路线图的视图。

IMEC提出了两个选项-CFET和垂直纳米线。Slated为2.5nm及更高,CFET是一个更复杂的门 - 全部设备版本。传统的门 - 围绕FET在彼此顶部堆叠多个p型电线。在单独的设备中,晶体管彼此堆叠n型线。

在CFET中,思想是彼此堆叠两个NFET和PFET线。CFET可以在PFET线的顶部堆叠一个NFET,或两个PFET线顶部的两个NFET。

由于CFET彼此相互堆叠了N和P型器件,因此晶体管提供了一些好处。“主要利益是地区。“地区缩放为您带来了一些功率和性能的好处”,“Verkest表示。“就静电控制而言,CFET与正常纳米线相同。它们都是大门全面的架构。“

其他好处不太清楚。CFET将提供一个区域缩放升压,但它们具有大致与传统的栅极 - 全部设备相同的晶体管规范。

cfet在fab中更难制造,可能需要更高的结构。反过来,这可能意味着更高的电容。

另一种溶液是垂直纳米线FET(VFET)。横向栅极 - 全面FET水平堆叠电线。相反,VFET垂直堆叠电线。源极,栅极和漏极堆叠在彼此顶部。这意味着区域有一个收益。


图6:横向纳米线场效应晶体管vs.垂直纳米线。场效应晶体管来源:Imec

vfet有一些缺点。VFET是一个有效的规模设备SRAM.。但它不是一个缩放逻辑单元格的设备。

vfet在工厂中也难以制造,但该技术已经在实验室中证明。在IEDM,IMEC,Lam Research和Ku Leuven用垂直纳米片和III-V材料呈现了VFET的纸张。在流动中,在结构上形成图案eBeam光刻技术。该论文称,表面被蚀刻,形成直径从25nm到75nm的垂直纳米线阵列,阵列中有1到100根纳米线。

什么是nc-fet?
还有其他选择。2008年,普渡大学的研究人员提出了所谓的负电容fet或nc - fet的想法。

针对3nm及以后,NC-FET不是一个新设备。相反,NC-FET采用基于氧化铪的高k /金属栅极堆的现有晶体管。然后,用铁电特性修改栅极堆叠,在60mV /十年限制下施加陡峭的子阈值斜率装置。


图7:负电容场效应晶体管。来源:Peter Grünberg半导体纳米电子学研究所

只要它包含氧化铪即可,可以通过铁电性能来改变平面装置,FinFET和甚至全环。“基本上,铁电就像一个电压放大器。你把一个电压放在上面。因为它交互的方式,它会放大电压。这就是为什么你得到这种增强的子阈值斜坡,“Applied的Chudzik说。


图,8:NC-FET原理图。来源:内布拉斯加大学林肯分校SRC

NC-FET属于同一类别隧道FET.(TFETs),一个未来的陡峭亚阈值晶体管候选者。不过,与nc - fet不同,tfet需要一种全新的结构。

NC-FET与一种称为铁电FET(FEFET)的技术有关。NC-FET和FFFET在氧化铪中利用铁电性能。

FeFETs和NC-FETs是不同的。“最重要的区别是,NC-FET用于逻辑,而FeFET用于存储。NC-FET,原则上是一种没有非易失性存储器的逻辑器件。另一种是FeFET,是一种非易失性存储设备,”正在开发FeFET的初创公司Ferroelectric memory Co. (FMC)的首席执行官Stefan Müller说。

在这两种情况下,铁电材料夹在另外两个材料之间并使用沉积沉积到基于铪的栅极堆叠中。“在FEFET中,希望将该缓冲器保持在铁电和硅散装材料之间尽可能薄。这与数据保留有关。Müller说,缓冲层较薄,更好的数据保留了。“NC-FET是不同的。原则上的NC-FET晶体管没有数据保留。这意味着在铁电和硅散装之间对该缓冲层的要求是不同的。“

在一个例子中,globalfoundries最近在实验14nm FinFET上介绍了一篇论文,它在栅极堆叠中包含掺杂的Hafnia铁电层。GlobalFoundries称为14nm铁电Finfet。它可以被分类为具有负电容或NC-FET的FinFET。

在14nm FinFET中,GlobalFoundries在3nm,5nm和8nm的厚度下测试了铁电层。他们还测试了1.5nm的未掺杂层。“我们发现8nm厚的电影仍然会产生功能装置,”GlobalFoundries技术人员的高级成员,在本文中,Zoran Krivokapic说。“铁电器件显示出改善的子阈值斜坡,低至54mV / DEC。我们首次表明,带铁电器件的环形振荡器可以在类似于常规电介质的频率下操作,而改善的子阈值斜率会降低其有功功率。“

不过,NC-FET面临一些挑战。“对此有很多承诺和兴趣,但有很多未答复的问题。使用大门,您只有这么多的体积,可以将铁电材料放入。铁电器厚,50至80埃。这将缩小现代Finfet的差距,“Apply的Chudzik说。“该行业已经在7米处,所以他们需要规模那种材料并仍然显示它是铁电。可靠性是一项挑战。然后可能存在一些寄生虫的独特设备设计约束。“

其他的解决方案
集成电路制造商也在寻找芯片缩放的替代方案。一种想法是将多个设备放入一个高级封装中,这样可以以较低的成本提供与规模化设备相同的功能。

有些人呼吁这种混合缩放或异构集成。“我认为人们不会说,'现在我们将停止使用设备缩放,我们将转到混合缩放,”“IMEC的Steegen说。“今天想想包裹,以及你在包装中堆叠不同的方式。您也可以将此视为混合缩放的形式。你可以说它已经开始了。但我们可以继续建立在那条路上。“

下一步是什么?超过1.5nm,路线图是多云的。在IMEC的路线图上,有几种未来派技术,如TFET和旋转波器件。3D纳米制ABRICS,3D NAND的逻辑版本也是一种可能性。

这些未来的设备需要新的工具和材料,更不用说资金了。

显然,有些问题比超过5nm的答案更多。或许的门 - 全部是答案,或者研究人员将遇到新技术。然后,当然,今天的技术可能持续更长时间,推出对这些新晶体管的需要。

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18评论

Santosh Kurinec 说:

非常好的文章!我打算与我的微电子工程学生分享。我们正在致力于其中一些新颖的想法。

库沙 说:

写得很好的文章。

venkatesh. 说:

篇好文章

比尔波尔曼 说:

有趣的是,没有人似乎正在观察数字噪音的未来,这些异国晶体管在切换时产生的。切换的总电流为交换到多个100多个放大器。

斯蒂芬·何 说:

当我们越过1ghz势垒时我就是这么说的。但后来我忘记了天线太短,无法接收到噪音。

Parviz Ghazavi. 说:

写得很好,一个良好的下一代晶体管总结,超过5nm。

标记 说:

看到一些显示单个原子的晶体管附图是有趣的。毕竟,原料硅晶格间距为5.43埃。所以3nm没有给你许多原子要与之合作。

Jagadeesh这位 说:

3nm只是营销目的的名称。它可能与设备的任何物理维度相对应。

Sreedhar. 说:

关于半导体行业的精彩文章

N7 说:

7nm Patterning似乎已经由TSMC和GlobalFoundries定义。

加里雅斌赵 说:

在5nm以下看起来很有趣也很有挑战性。篇好文章。

理查德梁 说:

伟大的工作。

Vijay Karthik Kalyanasundaram. 说:

这是一篇很好的文章,让我们了解到设备伸缩将会发生什么。

艾伦rasafar. 说:

谢谢你马克。我喜欢阅读你分享的每一个笔记。我仍然认为,为了技术的进步,TSMC和其他公司的sub - sub 7nm BKM需要进行审查,以支持从设计到测试周期的新制造制度。看来工业界采用方法的速度还不够快。

亚瑟王 说:

谁在乎finFETs的密度有多大?他们的时钟速度还是很差。1V线电压是它们的物理极限。

alexey. 说:

为什么旧的平面FET不被视为选项?
好的,不是很旧的,让它与哈菲亚伊尼亚的FDSOI。

让我们与Gaa进行比较:
(-)在给定坡度和DIBL时略长水道
( - )当需要高驱动强度时略宽
(+)当不需要高驱动强度时,例如,更窄,例如开车很少的Neigboring盖茨。
(+)更少的输入电容->更少的驱动器需要->更薄的互连允许->更少的互连电容->更少的驱动器需要->更低的功率…
(+)更简单的制作 - > ......

Anjou Alexandre. 说:

来自一个Tera $注射的关键任务1nm芯片的时序?

Anjou Alexandre. 说:

开发新技术需要多长时间?资金不是问题吗?

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