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切屑中的废物修剪

需要多少额外的电路是一个有争议的问题,但几乎每个人都同意它可以减少。

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额外的电路会增加成本,降低性能,增加电力消耗。但究竟能削减多少呢?

当人们被问及这个问题时,他们要么会采取防御态度,要么会将其视为展示其架构、设计过程或IP优势的机会。IP供应商也是如此。另一些人指出,浪费的整个概念有点奇怪,因为它是试图以合理的成本将足够好的产品推向市场的自然副产品。

芯片制造商有意利用额外面积的原因有很多:

加旁注.增加额外的电路需要花钱,但它允许芯片制造商缓冲时间问题或工艺变化。
成熟.使用经过硅验证的IP可以降低风险,即使它可能提供比所需更多的功能。
可扩展性.在新的或竞争激烈的行业中,留出空间和连接钩来集成额外的功能是至关重要的,因为在这些行业中,芯片可能在上市前就已经过时了。
灵活性.应用程序处理器可能是执行给定功能的效率最低的方法,但它们提供了安全性、灵活性和可扩展性。
不断发展的标准.在新的或不断发展的市场中,如汽车或通信,标准的改变几乎是不可避免的。从长远来看,坚持不断更新的标准而不完全重做芯片的能力可以节省时间和金钱。

尽管如此,几乎每个人都同意可以减少浪费。问题是要多少钱,价格是多少。

浪费和经济学
“在整个设计中,很少有人会说,‘我完美地使用了所有的逻辑,使用了所有的内存,’”Steve Mensor说,他是营销副总裁Achronix.“考虑一个FPGA在一个董事会。公司可能会使用一半的功能,另一半要么没有兴趣,要么无法找到资源的正确平衡,以达到更高的利用率。”

废物的概念必须用正确的术语来定义。

“作为一个知识产权我们努力使供应商的利润最大化,我们的客户也努力使利润最大化。Flex Logix.“他们希望尽可能地获得最优的IP,但最小化浪费不是他们的目标。这是为了尽可能接近他们想要的,同时考虑其他重要因素,如成本、可用性,以及IP是否在硅领域得到了验证。”

的首席执行官Mobiveil支持已证明的知识产权的价值。“在物理知识产权空间,工作的价值比优化设计更重要。如果一个人的IP在正确的技术过程中工作,那么即使他们有轻微的不同的要求,他们可能会选择一个硅证明,即使它可能不是最优化的。”

不同设计类型之间的经济差异很大。“为了降低风险,市场上有很大一部分人愿意接受浪费,”Dan Ganousis说Codasip.“那些用9位数的预算和1500万到2000万美元制作10nm设计的公司承受不起风险。越深入先进的集成电路设计,所能容忍的风险就越小。这与新兴市场形成了鲜明对比物联网市场。对他们来说,进入市场比风险更重要,他们不可能比竞争对手晚6个月发布产品。我们也看到一些人真正关心低功率和高安全性。”

IP选择和配置
选择正确的IP是等式的一部分。该公司营销副总裁Ranjit Adhikary指出:“我们需要花费大量时间去选择一个合适的IPClioSoft.“糟糕的IP选择可能会在随后的流程中导致问题。它必须很容易比较各种IP和他们的配置,以看到细微的差别,如铸造,谁使用这个IP,使用它的芯片是硅证明,开放式问题的数量等。为不同的应用程序创建多个具有不同配置的ip需要一种机制来对它们进行分类。”

对于IP提供者来说,可配置性是至关重要的。“可配置性是确保客户能够创造最佳设计的关键,”IP部门总经理说Silvaco.“然而,可配置性给开发过程增加了很多成本,因为所有角落都必须经过验证。此外,我们还必须煞费苦心地让客户知道如何正确配置IP,例如,确保检查所有参数依赖关系。”

可配置性成为一个挑战并不少见。“我们为我们的DDR控制器提供了一个实用工具,这是一个探索工具,允许客户探索不同的实现基于他们的流量模式,地址映射,并基于他们的区域/电源/延迟需求,”Navraj Nandra,高级市场总监说Synopsys对此的DesignWare模拟和MSIP解决方案组。“有大约20个参数,他们可以进入工具,它将提供一个优化的一块RTL的控制器。如果没有这种功能,客户很难拥有定制的IP。”

选择这些参数可能会变得非常复杂。Mobiveil的Thummarukudy表示:“客户通常会有吞吐量需求、区域需求、电力需求,可能还会有一些具体的要求,比如车道数量。”“但我们是每个协议的专家,所以我们根据客户的需求配置IP。所以在控制器空间上的浪费要比在其他一些类别上少。”

在许多情况下,用于IP配置的实用程序可能变得和IP本身一样复杂。

“我们不想让太多的配置选项使IP膨胀,所以我们以自底向上的方式向工具添加配置,”Nandra补充道。“这意味着我们正在获得系统知识。为了能够做出这些构型你必须知道参数的作用。所以IP和工具都变得越来越复杂。这样,我们可以配置IP,我们的客户也可以。”

要做到这一点,就需要精心设计IP。“最大限度地减少知识产权的浪费依赖于知识产权架构师的自然智慧,”Graham Bell说,他是营销副总裁Uniquify.“架构师寻找一个可伸缩、可扩展的体系结构,并提供所需的性能。新的创新架构成为知识产权公司的宝贵资产。”

但是可配置性也有限制。“对于NoC设计,我们认识到我们将不能使用现有hdl的参数化能力,”CTO说超音速.“我们开始使用其他编程语言对RTL进行注解,以管理灵活性和可配置性,这样我们就可以有选择地启用一些特性,避免浪费。”

其他人则指望编译器来创建高效的IP。“编译器可以用来产生最佳的IP块,”Farzad Zarrinfar说,IP部门的董事总经理门托,西门子的一家企业.例如,编译器可用于体系结构级别,使客户能够执行速度、面积和功率的权衡分析。或者,如果不需要像冗余这样的特性,编译器会消除它并提供减小大小的功能。”

Savage承认,底线是“从硅成本的角度来看,可配置IP永远不会像定制IP那样高效。”“其好处是,用可配置的IP将产品推向市场更便宜、更快、更安全。”

Synthesizable IP
一个自然的扩展可能是将IP迁移到一个更高的抽象,但是有几个与此相关的问题。”高级设计除了其他原因外,还有语言。”Codasip的Ganousis声称。”SystemC是一个伟大的验证语言,但是硬把它变成一种实现语言已经被证明是困难的。一个解决方案是降低语言的复杂度,直到你能综合它,但是这样做你会失去语言的很多功能和能力。此外,对于大多数RTL人员来说,如何编写一个非常简洁的模型是一门转瞬即逝的艺术。”

在其他领域,技术是缺乏的。温加德解释说:“综合是试图使某些目标函数最大化。问题是,目标函数的性能SoC不是用代数来描述的。所以,我可以有一个合成引擎,可以优化一组延迟限制,甚至一些吞吐量限制,但这些限制不会考虑内存控制器的实际行为,因为a的实际吞吐量动态随机存取记忆体控制器依赖于地址模式、突发长度和与之交互的组件的时域行为。我们不知道有任何合成算法可以处理与满足芯片性能要求相关的最基本挑战。”

艰难的IP
硬IP通常与工业标准接口有关。“到目前为止,一级知识产权供应商都是这方面的专家,”英国设计知识产权集团(design IP Group)设计工程总监汤姆•王(Tom Wong)表示节奏.“我不认为有哪个供应商在同一代工流程节点上部署相同的IP会比竞争对手更好。硬IP中最重要的是设计余量、质量、成熟度和经过验证的硅。”

在这个层面上有很多方法可以区分。Synopsys的Nandra解释了为什么外形因素是一个区别因素:“大型应用处理器试图在芯片边缘添加大量接口IP,但它们的I/O有限。他们的针快用完了。减小特征尺寸并没有帮助,因为你没有添加引脚。这些客户希望PHYs又高又瘦,这样IP的长宽比就不会在海滨占据主导地位。在数据中心市场,他们都是关于性能和使用复杂的bump计划的顶级芯片。他们希望IP既宽又短,这样信号和接地引脚就能匹配金属顶层的重新分配层。”

《Cadence》的Wong添加了另一种差异化方式。在某些情况下,开销可以通过DDR/LPDDR PHY组合插入,其中单个PHY可以支持DDR3/3L、DDR4和LPDDR3/4接口。好处是您在SoC中具有向后和向前的兼容性,可能在市场上存在5年或更长时间。当一种内存类型过时,而另一种内存实际上更便宜时,你可以根据价格交叉发生的时间来连接不同类型的内存。在SoC中拥有一个组合内存PHY可以延长芯片的生命周期。”

在某些情况下,一个模具可能是多个产品的核心。Mobiveil的Thummarukudy补充道:“一款设计可能会为多种包装选择或不同价位提供额外的SerDes。”“这也是一个经济决定。”

PHY也可以与控制器集成以获得额外的节省。“当你集成这两个时,它消除了PHY和控制器之间在互操作性要求方面的所有浪费,”Nandra补充说。“完整的解决方案减少了门数,我们已经看到了一些例子,这可以提供20%的延迟和更低的面积。”

增加鲁棒性
把所有事情都推到极限并不总是最好的方法。“设计的许多方面都遵循着经验法则,”Thummarukudy指出。“他们可能要求30%的宽限,以便提供时间缓冲。这可以解决物理设计期间的挑战或处理流程可变性。这是浪费吗?我认为这更像是为物理设计或过程相关问题投保。”

危险在于增加太多。“我可以指定系统有足够的处理器和内存之间的缓冲,这样即使内存最大加载我的最大延迟之间的交易流处理器和内存,不过我可以介绍很多事务处理器能问题,“Wingard解释道。“如果我的平均内存延迟足够短,那么较少的事务就足够了,那么我就过度设计了。人们什么时候认为这是值得的?如果你为普通的外壳设计芯片,那可能行不通。当出现争用时,事情会变慢,在一段时间内会低于所需的资源,如果您没有建立一些过剩的能力,那么您可能永远无法赶上。所以你必须做一些过度设计,而性能架构的技能是认识到多少是合适的。”

调整规模很重要,定义现实场景或用例是确保满足重要性能需求的一种方法。“新兴的便携式刺激标准将为系统架构师提供一个有价值的工具,能够定义重要的场景,”首席执行官说Breker.“这些用例可以用作验证团队的起点,并验证实现是否符合规范。”

建筑垃圾
除了对互连结构进行适当的调整外,架构师还必须提供适当数量的处理能力,这正成为一项更加困难的任务。Achronix的Mensor指出:“cpu基本上已经被刷屏了,尽管它们仍然按照摩尔定律继续上升,但比以前慢多了。”“单核的性能基本上已经被限制,可以增加而不下降的内核数量是有限的。所以是有上限的。”

一些公司正在寻找更好的处理器。“指令集架构(ISA)影响基于处理器的设计的面积和功耗,”Uniquify的Bell说。“新的RISC-V ISA允许定制,只提供设计中需要的指令。通过消除冗余指令和硅,这意味着更低的功率和更小的面积。”

Ganousis补充说:“为了消除浪费,你必须抛弃那些什么都做不了的晶体管。他们泄漏。你必须意识到没有EDA公司或铸造厂想要消除浪费。如果你为客户辩护,你会得到一个不同于EDA和铸造厂提供的答案。”

所有的处理器都需要内存,而且内存也需要大小。Flex Logix的Tate补充道:“人们编写C代码,然后他们知道将来会升级代码。”“他们应该增加多少内存?”这是一种风险和回报并存的情况,花费额外的硅提供了更多的灵活性,但在短期内会产生成本。”

有些人甚至认为CPU效率太低,浪费太多。Mensor说:“有大量证据表明fpga比CPU集群实现更高效。”“cpu是高性能的解决方案,虽然非常灵活,但要实现相同的功能,它们可以消耗比FPGA多一个数量级的能量。FPGA的挑战是,当编程时,它打算做一个特定的功能,而CPU打算做任何功能。它的意图是被编程,而FPGA的意图是在它被编程后运行函数。因此,可以通过部分重新配置和动态配置等方式来更快、更灵活地改变功能,但这仍是少数情况。”

fpga本身提供了一些有趣的权衡。Mensor说:“我们使用标准单元来实现FPGA,这样我们可以更快地实现设计,并且可以覆盖多个流程节点。”“然而,我们确实优化了一些标准单元,比如多路复用器。我们在开关矩阵中大量使用它们,当FPGA被编程时,路由改变了多路复用器。他们不需要快速地从一个输入转换到另一个输入,因为他们不经常这样做。这就产生了一个非常优化的细胞。”

不可能充分利用FPGA。“在任何FPGA中,你都会增加开销,”他补充道。“虽然设计可能变化很少,但在某个时候,你可能会接近100%的利用率。然后你会有困难的地方和路线。你必须有一些开销来保持灵活性。即使是最小的改变也可能意味着没有足够的灵活性来做出改变。”

Tate说,目前的想法是,团队应该投入额外的三分之一的能力,随着时间的推移,他们将获得经验,并了解这是否是个好数字。

结论
所有的设计都有浪费,而且进展迅速摩尔定律几乎鼓励了它。将设计推向市场比优化它们更重要。但那些使用旧技术的公司开始面临有关废物的不同挑战。即使需要更高的开发成本,调整设计尺寸并消除多余的利润也可以减少硅面积、功耗和制造成本。物联网正在挑战许多“经验法则”,而这些法则可能会渗透到整个设计链。

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