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不确定性为5nm,3nm

纳米液和纳米线FET开发,但成本飙升。新的包装选择可以提供替代方案。

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由于几个芯片制造商加速了他们的10nm FinFET过程,距离拐角处的7nm,研发已经开始5米及以后。事实上,有些人已经在竞技场上全速升级。

台积电最近宣布计划在台湾建造一个耗资157亿美元的新工厂。该晶圆厂的目标是生产台积电的5nm和3nm工艺,分别定于2020年和2022年推出。其他芯片制造商,包括globalfoundries英特尔三星美国也在寻找5nm及以上的技术。

5nm和3nm既有众多未知数和挑战。一方面,如果没有混淆,这些技术的规格都很朦胧。并非所有技术都是相似的。

无论如何,基于各种芯片制造商的路线图,摩尔定律随着每个节点上的处理复杂性和成本的上升,其速度会继续变慢。当然,路线图可能会改变。但就目前而言,英特尔计划在2017年下半年增加10nm的生产,7nm计划在2020年初到中期生产。消息人士称,英特尔的5nm生产计划将于2023年初开始,这意味着其传统的2年制程周期将延长至2.5 - 3年。

目前,英特尔计划延长Finfet.到7nm,来源添加了。2020年,台积电计划发货5nm,这也预计将成为一个FinFET。然而,实际上,分析师表示,TSMC的5nm可能是在英特尔7nm的规格方面相当的。

然而,超过2020年,路线图是不确定的。对于此时间帧,芯片制造商正在评估几种下一代晶体管类型,用于“真实”或“全缩放”5NM技术。(台积电可以称之为3nm,但它在规格到5nm方面更接近。)

用于全缩放5nm技术的领先晶体管竞争者现在包括具有新材料的FinFet,门 - 全面的FET以及称为纳米片FET的相关技术。另一个可行的选择是垂直并采纳2.5 d和/或3d包装技术,因为有几种技术和经济障碍,5nm及以后的古典IC缩放。到那时,IC缩放可能太昂贵或者可以磨损到停止。

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图1:栅极-全方位场效应晶体管。来源:École Polytechnique Fédérale De Lausanne

Gartner分析师Bob Johnson表示,5nm节点很有可能出现,但要到2020年之后的某个时候才能实现大规模生产。

但即使出现了5nm,也可能只有少数公司能够负担得起。“这将是昂贵的,”约翰逊说。“5nm的制造成本可能是16nm/14nm的2.5到3倍。设计成本将继续飙升。这将使完全集成的5nm芯片无法用于大量的消费者应用,并将其限制在要求最高性能水平和(那些)愿意为其买单的细分市场。”

根据Gartner的说法,在5nm下,它将花费5亿美元或更多的时间来设计复杂的芯片(SoC)。据Gartner称,相比之下,将花费2.71亿美元用于设计7nm SoC,大约为28nm平面设备的成本的9倍。

现在说“全尺寸”的3nm节点将会发生什么还为时过早,这还需要近十年的时间。为此,研究人员正在探索几种技术。尽管如此,考虑到这些技术的巨大成本,问题就很清楚了:为什么要费力开发5nm技术?

一些人表示,该行业将需要这些先进的流程用于未来的服务器和移动系统,以应对冲击市场的大量数据。英特尔半导体技术和系统执行副总裁an Steegen表示:“(这是)数据爆炸。IMEC.。“许多应用程序,例如社交媒体,生成大量数据。我们必须确保我们不会在数据繁殖中最终结束。如果我们不为这些技术平台提供技术和系统解决方案,您将最终获得曼哈顿大小的服务器场。“

那么行业如何继续规模?德赢娱乐网站【官方平台】半导体工程已经了解这些节点的技术选择,例如FinFet,纳米线和2.5d / 3d方案。

令人困惑的节点
当然,不是每个人都将搬到高级节点。许多人将保持在22米及以上。“表现很重要,”Globalfoundries的IoT,汽车和新市场营销副总裁Rajeev Rajan表示,最近的活动。“但成本效益也很重要。

在这些平面部分中,新应用程序的数量继续增长。拉詹说:“推动经济增长的推动力不止一个。“增长动力多种多样。”

联华电子的企业管理副总裁Walter Ng补充道:“有少数特定的公司正试图推动这一领先优势。我们相信,仍有许多公司甚至不愿意加入finFETs,因为成本太高。”

只有一组精选的深袋装芯片制造商和铸造店将追求10nm,7nm,5nm,也许超越。但这些数字究竟是什么意思。

多年来,ChipMakers遵循每个节点的传统晶体管缩放度量。该想法是在每个节点上缩放或乘以键晶体管规格大约0.7倍,又将晶体管密度加倍。此外,芯片制造商还努力在每个节点处以相同的频率提供20%的性能或40%的功率降低。

在14nm的时候,英特尔遵循了传统的路线。相比之下,台积电和其他公司则偏离了常规。台积电(TSMC)在16nm时转向了finfet,但其规格,如接触多晶硅间距(CPP)和金属间距,更接近20nm。CPP是一种关键的晶体管公制,测量源触点、栅极触点和漏极触点之间的距离。

实际上,有两个不同的规格对于几乎相同的节点数。英特尔遵循全节点规范,而TSMC是一个半节点(或更多)后面。芯片制造商将遵循10nm及以后的两条不同的规格路径,在市场上产生更多的混乱。

如今,英特尔,三星和台积电都处于各种阶段,即升高其10NM FinFET流程。然后,在2017年,TSMC将使用7nm FinFet举办风险生产。

台积电称其为7nm,但这两个数字并不完全对应。“其他人所谓的‘7nm’在密度和性能方面接近英特尔的10nm,”英特尔高级研究员兼工艺架构和集成主管马克·玻尔(Mark Bohr)说。

基于这些趋势,台积电的5nm将与英特尔的7nm类似。而台积电的3nm将看起来像英特尔的5nm。

然而,节点上的混乱是一个次要问题。与搬到5米及以后的技术和经济挑战相比,临宫。

例如,英特尔的14nm过程包括70nm的CPP和52nm的互连间距。相比之下,根据新加坡国立大学(NUS)的说法,预计5NM技术将投入32nm至42nm的CPP和24nm的金属间距。然后,根据NU,在3nm时,CPP是具有18nm的金属间距20nm。

延长FINFET.
为了达到这些规模,芯片制造商需要在晶圆厂方面取得新的重大突破。例如,在7nm和/或5nm的波长下,工业需要极端的紫外线(EUV.),以帮助简化打模流程。此外,芯片制造商还需要在互连(设备中的微型布线方案)方面取得新的突破。而这只是冰山一角。

结果是IC制造成本将在5nm及以后是天文学。解决方案?“抵消过程成本的方式速度速度更快,”Nus电气计算机工程教授Aaron Thean说。“你想每单位面积制作更多的晶体管。”

事实上,今天的finfet有几种方法可以在更小的空间内塞入更多的晶体管,这一举措将使芯片制造商能够将finfet扩展到7纳米甚至5纳米。

在22nm和16nm / 14nm中引入,FinFet与传统的平面装置不同。在FinFET中,通过在翅片的三个侧面上实现栅极来实现电流的控制。

以下是一些扩展finFET的方法:

•减少晶体管鳍片的数量。
•让剩下的鳍更高。
•为该方案添加低k和空气垫片。
•引入新的渠道材料。

扩展FinFET的一种方法是重新设计鳍。今天的14nm Finfet可以包括9轨标准电池,在同一晶体管上总共有四个翅片。每个翅片的高度大约为50nm。通过在7nm处进行缩放,芯片制造商可以将电池大小从9到6轨缩小。根据Thean,晶体管的翅片的数量从四到两个减少。每个翅片的高度为65nm至70nm。

在5nm处,细胞由6道减少到5道。它将只包含一个高度在90到100纳米的鳍。“我正在缩小细胞的大小,这是有效地缩放细胞的面积,”Thean说。“为了提供足够的驱动电流,我必须提高鳍的高度。”

根据IMEC的说法,带有一个翅片的5轨电池使得42nm的CPP和32nm的金属间距。“这将面积减少16%,没有音高缩放,并提供6T细胞的能量增益34%,”IMEC的研究员M. Garcia Bardon说。

然而,较高的翅片受到寄生电容的影响,这可能会影响性能。寄生电容是存在于电路元件内部的不必要的电容。它可以改变这些元素的理想行为。

为了降低电容,该行业提出将低k间隔物插入FinFET方案。在另一种方法中,IBMGlobalFoundries设计了部分气隙。气隙将在栅极和硅化物金属化模块之间坐在FinFET中。“这是通过实验验证的表示部分空间间隔物将CGS减少15%至25%,(有效电容)在10nm的地面规则下将(有效电容)降至15%,”IBM研究康国程说。

在另一个挑战中,硅 - 传统的通道材料 - 不会提供足够的移动性。作为回应,三星最近展示了一种5nm FinFET,具有用于PFET的硅锗(SiGe)的压缩菌株和用于NFET的拉伸硅菌株。

引入应变松弛SiGe缓冲层作为埋地应力源。三星首席工程师Dong-il Bae说:“结果是,tSi和csic器件的电子迁移率和空穴迁移率分别比非应变(硅)增加了40%和10%。”

因此,理论上,finFET可以扩展到5nm,但仍存在一些问题。在5nm波长下的一个挑战是保持亚阈值斜率低于每十年70毫伏。但是保持静电和设备的可移动性说起来容易做起来难。

将纳米线
一旦鳍片宽度接近或低于5nm,设备就遭受量子限制效应。当鳍片变薄时,带隙上升。阈值电压增加,提示设备分解。

这就是为什么业界正在寻找新一代5nm全尺寸节点晶体管架构的原因。(如上所述,台积电称其为3nm,尽管它更接近5nm。)

目前,横向栅极 - 全面FET和纳米晶片FET在5nm处获得蒸汽。其他技术,例如III-V FinFET,隧道FET和垂直纳米线,今天是不可行的。

全方位栅极场效应管,有时被称为横向纳米线场效应管,是finfet的演变。在栅极-全能的鳍是更高的,然后分割成三个或更多的纳米线。

IMEC最近基于垂直堆叠的8nm直径的纳米线展示了栅极 - 全绕FET。纳米线是通道。然后,在四侧围绕纳米线围绕栅极。

“(通过门环绕),你完全包裹着周围和一点点静电控制,”考文固脉首席技术官David Fring表示,在最近的一次面试中。“门 - 全面也说你会得到一些门缩放。”

它还提供了略微的性能提升FinFET,但存在几个挑战,即驱动电流和寄生电容。

FinFET中的翅片具有充足的表面积,可实现体面的驱动电流。尽管如此,你有纳米线。所以表面积较少。“每单位面积没有足够的驱动力,甚至更重要的是,寄生虫相对于导电表面太大,”IBM Research的高级技术人员,Terence Hook说。

寄生电容在5nm处存在问题。它在设备的各个部分中产生外部电阻。根据LAM研究的常务董事Reza Arghavani,这包括Reza Arghavani的说法,这包括交界处,硅化物肖特基障碍和联系人/ M1模块。“肖特基势垒高度可能占驱动电流中的32%劣化,”阿尔吉万说。

为了减少寄生电容,Leti和其他人提出了在全面引入低k个垫片的想法。然后,为了提高性能,将SiGe化合物引入PFET中。

但这就足够了吗?“我对GAA最普遍的看法是,纳米线——无论是垂直方向还是横向方向——都不太适合真正的技术,”IBM研究部的胡克说。

最近,IBM研究公司提出了一种更可行的解决方案,即堆叠的纳米片FET。仍在研发中的纳米片FET类似于横向纳米线FET。但在纳米片fet中,导线要宽厚得多。“这些薄片只是不同纵横比的电线,”胡克说,并补充说,纳米片fet提供更好的静电和驱动电流。

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图2:(a) finFET, (b)纳米线,(c)纳米片的截面模拟。来源:IBM。

全方位栅极场效应管和纳米片场效应管都很有前景,但在将它们从实验室带到fab中还存在一些主要差距。应用材料公司的副总裁兼蚀刻事业部总经理拉曼·阿丘塔拉曼说:“要实现全方位的gate,你需要一定的能力。”“所有的能力都必须结合起来才能发挥作用。”

还有其他问题。“(纳米线)技术可以推动到3nm,”Leti首席执行官Marie Semeria说。“问题是这种结构的可变性和可制造性。对技术的控制越来越重要。我们必须在这个过程中管理压力。“

垂直
如果该行业未能找到解决方案,还有其他选项。该行业可能会垂直,而不是传统的缩放。有许多2.5d / 3d选项。有一段时间,业界使用插入器和硅通孔(TSV)开发了2.5D堆叠模具。沿着这些线路,英特尔正在推送嵌入式多模互连桥(EMIB)的技术。在EMIB中,包裹将包括各种芯片。模具边界处的微小硅片连接在包装中的芯片。

也有一些新的方法。例如,Leti正在研究单片3D技术。为此,晶体管按顺序堆叠在一起。这些层通过微小的孔连接。挑战是在最小的热影响下处理这些层。

仍然在研发中,整体三维3D是有前途的。“这可以与不同函数的异构集成相关 - 在具有高密度互连的数字函数上堆叠的模拟功能,”Semeria表示。

Leti和其他人也在探索小芯片的概念。小芯片是SOC的离散组件。但而不是将所有东西放在一个模具上,而是单独开发,以便包含在包装中。“通过小芯片,您可以灵活地选择右(IP),”Semeria说。“您有更多选择分区。”

时间将判断5米及以后将以哪些晶体管和/或2.5D / 3D技术。实际上,如果不是混乱,商业环境,有太多的未知数。

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4评论

MEAMISTER. 说:

Cu系之间的10-20 nm空间实际上是100%的reram风险。

比尔•马丁 说:

类似于唐吉诃德,子10nm流程是铸造的风车

Witeken. 说:

当前的翅片高度比为50nm更接近40nm:https://en.wikichip.org/wiki/14_nm_lithogge_process.

并不是澄清并非所有节点创建的既是平等的良好的事情,以及引入与英特尔节点相比的全缩放思想,刚刚在所有节点上像往常一样保持缩放,而不是在插入FF之后将20nm重命名为16nm。但这确实使其使其令人困惑,因为传统上你有更多覆盖的铸造(台积电,戈罗科,SS)。So when you talk about 5nm (e.g. “Parasitic capacitance is problematic at 5nm.”), do you mean the foundries’ 5nm node, which will have the feature sizes about the size of Intel’s 7nm, or Intel’s full-scaled 5nm node, which will have about the feature sizes of say TSMC’s 3nm node.

这篇文章很棒,但你确定英特尔7nm就是FinFET吗?正如你所说,到那时它将相当于台积电的5nm节点。这将是他们的第四代finFET。在需要补充技术(90nm拉伸Si -> 45nm HKMG -> 22nm FF -> 10nm ??)之前,没有任何其他技术有足够的蒸汽供2代以上,而且越来越难。我很好奇FF能存活这么长时间,但这可能与替代方案有太多问题(水平/垂直GAA纳米线)或根本不同以至于更困难(隧道场效应管,自旋电子学等)有关。

但是,比尔霍尔特似乎暗示了几年前的其他东西。确保这只是一个投资者会议的报价,以安抚投资者,即英特尔仍然有一个MFG铅,但仍然暗示,他似乎暗示了超越FF的大事,而不是稍后。

https://twitter.com/witeken/status/807599016359981056

罗伯特里程 说:

如果它们具有空气间距的纳米线,他们是否需要检查它们是否有敏感性与重力和加速度?

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