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变异问题变得更广泛和更深

新的来源、安全关键的应用和更严格的公差在工厂内外都提出了新的问题。

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随着芯片变得越来越多的,在新的应用程序和不同的位置使用时,变化变得越来越有问题,引发了如何解决这些问题的问题以及全面影响的问题。

在过去,变化在半导体中被认为是铸造问题,通常在最先进的过程节点上,大多数公司都很忽略。新过程每隔几年来都在线上线,铸造件必须弄清楚如何与原始规范进行相关的,这些规范主要在过程规则甲板中处理。但是,足够的筹码正在建设得足够的过程路线图,适用于汽车或任何涉及AI的市场,这些问题不再是别人的问题。

随着芯片被添加到一系列新市场中,变异来源的数量也在增加。工艺,制造工具,还有模拟电路,甚至在用例和环境条件下。更糟的是,这些都是加法。因此,虽然一种类型的变化可能不会中断芯片的功能,或使一个模具从好到坏,跨多个制造步骤,用例,或跨多个模具需要一起工作的变化可能会使整个系统不可接受。而在汽车、工业或医疗设备的案例中,这些不一致可能会带来危及生命的后果。

“我们在一个阶段,我们基本上理解,很多这些事情都有一些变化,这些事情是流程一体化,”大卫炒,CTOCoventor, Lam研究公司。“我们决定尝试着更好地理解它,只要我们能够在更深层次上理解变化,我们便能够设计出包含变化的技术和设计规则,从而让我们能够生存下去。这是对变异的历史立场。过程工具试图减少它,集成方案试图降低对它的敏感性,但最终您可以理解它,而设计规则不得不吃掉它。我们现在处于第二阶段,也就是我们不能再采取这种立场。设计规则太紧了。餐桌上根本没有足够的脂肪。”

过程
最重要的是,变异源的数量正在增长。结合具有更严格的公差和较少的防护空间,并且变化通过制造的设计变得远远超过设计。


图1:变化类型。资料来源:克拉

“当我们开发和制造具有较小特征尺寸的设备时,需要控制由于较小的公差而导致的所有类型的变化,”Chet Lenox,产量顾问克拉。“通过先进的设计节点,有两个关键趋势可以进行变化测量和减少。一个是强调的边缘放置错误(EPE)而不是CD的单个组成部分,覆盖和l。EPE可以认为是两个特征之间距离测量的所有误差之和。越来越多的IC制造商开始谈论EPE利润率——而不是CD +覆盖+ LER +工艺利润率——然后他们想测量和控制EPE。第二个趋势是测量埋地特征,随着3D设备类型的转变,埋地特征成为集成电路制造的关键部分,包括finfets.3 d与非。测量和控制埋地功能的重要性将继续出现设计技术协同优化(DTCO)结构,以扩展逻辑缩放,以及未来逻辑设备架构,如横向纳米片,CFET(互补FET)和最终全3D逻辑。“

这种变化延伸到制造流程的所有部分,即使在28nm和22nm也存在,随着特征尺寸的缩小超过了fab设备的能力,这个问题变得更加尖锐。在过去十年的大部分时间里,最大的挑战是如何在足够短的时间内打印出足够好的特性。这个问题现在在某种程度上得到了控制EUV,目前正在由三星和台积电使用。但其他设备也在检查,计量和试验等领域中耗尽蒸汽,这使得在越来越多的潜在故障点越来越困难的地方。

一个领域继续尤为问题是边缘放置错误,在其中光掩模需要对齐以打印极其微小的功能。

“口罩制造商按照规格生产口罩,这包含了分配给口罩制造过程的错误预算,”他说Aki Fujimura.,首席执行官d2。“反过来,晶圆厂按照规格生产芯片,这包括掩模和晶圆工艺的误差预算。标准电池和互连通过联系人全部根据设计规则设计,这些规则反过来通过仔细研究可以根据晶片和掩模规格可靠地制造的。并且如果晶片上的处理变化可以包含在0.1nm而不是2nm,而是标准电池(或任何电路)的速度和功率规格将在指定的角上具有较小的变化。反过来又开车RTL设计,合成,设计一个将以目标速度执行的芯片的路由,确保信号从一个时钟设备(阶段)到下一个时刻,并且该信号也保持足够长的下一个时钟到达。“

这需要复杂协调许多各方的交流,规范和允许的公差和错误预算。在过去,其中一些用于由现在 - 过度的国际技术路线图来控制半导体(ITRS),该技术曾担任用于处理后代的错误预算和容差的中央权威,以便所有设备供应商协调以确保可靠的未来节点制造。

这个数字如何进入后代的筹码仍有待观察。

“如果你决定吃掉变化,你就完成了缩放,”考文识的炒。“现在我们在这个中期的过程中,减少过程变化绝对必要。对减少的理解是至关重要的。然后你开始将这两部作品中的两个工作在一起。所以我理解变化。有时我可以预测或补偿这种变化,并且成为控制方案。我们现在在那里。设计规则无法容忍尽可能地忍受的变化。我们在这个中期。但我们尚未在另一边,在某种程度上变化变得有益。 We haven’t seen that. We are still in a phase where if we can control variation and compensate for it at the equipment level and at the integration-scheme level, then people can still see the path to scale technology. We’re not going to get out of that phase until we can’t see the path anymore.”

从制造的角度来看,仍然有很多变型问题需要解决。

“线切割过程的主要技术问题是边缘放置错误(EPE),”据电话在去年夏天在Spie提交的论文中。“EPE被定义为引起阻塞掩码和过程偏移的放置误差的变体之和。该LC过程中的EPE计算包括三个部分:SAQP变体,阻塞掩模变化和其他变体,例如局部关键维度均匀性,运行到运行变化等(SAQP变化由根均方方法计算线路CDU,俯仰行走分布和线粗糙度性能。通过线CDU,线粗糙度性能和光刻覆盖层的根均方方法计算阻断掩模变化。通过输入,这些变化的标准偏差的三次三次进入计算中,预期的EPE大于7.9nm。“

新的变异来源
但即使没有扩展缩放,变化也开始蠕变进入新来源的芯片。

“如果你去更血脑启发,神经形态这种方式,你再也无法隐藏数字背后的变化,”该公司副总裁桑贾伊·纳塔拉简(Sanjay Natarajan)说应用材料。例如,这种变化都比时钟速度小。晶体管“A”可以快速切换,晶体管“B”可以缓慢切换,但只要它们在一个时钟周期内全部完成切换,没有人注意到变化。数字世界基本上埋葬了这种变化。使用模拟,它更节能,但你必须控制变化。因为你无法隐藏变化,所以你必须消除或最小化这种变化。”

有时,解决一个领域的变异问题可能会导致另一个领域的意外变异。

“从性能角度来看,您担心您在关键路径中的设备性能跨场变化,”新产品和解决方案副总裁Klaus Schuegraf说PDF解决方案。“因此,您可以将晶体管与一侧,另一侧的临界路径引出,并且需要使用某种公差来控制。跨场是一个主要问题,因为这些芯片中的一些是全场。场尺寸约为600或700平方毫米。这是一个巨大的死亡。所以你有设备变异性。在7nm处,互连非常拥挤,因此人们引入了中间金属层以减轻栅极和漏极接触之间的拥塞。漏极触点现在是条形的,因此您可以更好地接触电阻和更少的变化。结果是您在栅极和漏极之间具有更多电容。但是当您在那里有金属杆时,必须将触点添加到源极和漏极上。 The way you do that is to add another metal layer. That adds variability. The overlay is quite tight. So as that moves around, the resistance changes. As that overlay changes, the resistance changes. Now you have a whole new source of variability. So you’ve solved one problem and created another.”

设计影响
问题不仅限于制造业。它在供应链中一直显示出来,从初始设计一直到材料,设备,制造和最终测试。

其中一些是同样的问题,瓦格的房间较少。“当我们第一次学习变异时,在1977年回来时,该建议是使用标准工具来处理剂量和重点,”技术营销总监John Sturtevant表示导师,西门子的业务。“现在你有更小的预算,一切都收紧了。我们开始看看未能保护产量的可能性以及可接受的变化是多少。在一个死亡中,您可能拥有超过400亿的VIVE,边缘放置的变化,您现在必须思考7个SIGMAS。凭借纯粹的模式,甚至忽略了随机效果的时刻,您需要查看分布的非常边缘。每个人都需要更好地了解过去。“

这影响到每一个设计难题,从楼层规划到设计制造(DFM)模型和工具。

“因为落地普拉斯正在发生变化,我们正在对我们的一些高速接口进行地板规划的方式看到了影响,”界面IP营销高级总监Navraj Nandra说synopsys.。“您有一个非常宽的公共汽车的潜力,但您受到高度要求的限制,因此您必须在芯片上进行高速路由而不是芯片。当发生这种情况时,你必须看看流程梯度,因为它们表现在死亡中。如果您尝试在过程中校准薄层电阻,如果您在芯片上探测,则具有相同的值。你想要到处都是相同的阻力。通常,由于处理变化,阻力值随着沿芯片探测而变化。这是过程渐变。您必须使用偏移取消技术设计。“

使用16/14nm的finfet来控制泄漏电流为设计增加了更多规则形状,限制了设计团队的自由度,因此不同形状造成的一些变化。

“这实际上并没有更容易,因为现在这些不同的领域对彼此有更多的影响,”营销总监Steven Lewis说:韵律。“所以现在,由于栅极的极端尺寸和晶体管的接近接近,所以这些事情中的每一个都对彼此具有更多影响和晶体管的接近和复杂的路由。我们发现的是,您现在需要使用工具和方法的组合来解决这些问题。对于模拟,他们总是在解释其方法中繁殖。对于FinFET,前端,后端和验证墙需要消失,因为你不能等到线的结尾来弄清楚某人犯了错误。这并不意味着你忘记了你和角落学习的一切刚果民主共和国正确性,但你需要在一起的同时在一起带来更多的东西来互相凝聚力。因此,在布局期间,您希望了解路线的电气期望及其对晶体管的影响。只需遵循设计规则检查即可不够好。“

这种方法也在制造方面进一步回声,以及

“如果您可以同时衡量和存款,您可以减少变化,因为在完成后停止存款,”Applied的Natarajan说。“如果腔室今天慢慢运行,明天它跑得很快,这没关系。”

是否解决了整个行业的不断增长的变化问题仍有待观察,但芯片制造商开始在一些会议上讨论这个问题。

该公司工程副总裁Pr“Chidi”Chidambaram表示:“一维金属迫使我们将过孔快速提升到更高的水平,其中大部分功率用于更高水平的金属,而过孔电阻已经成为延迟的很大一部分。Qualcomm.。“这些过孔管理的利润和变化是相当关键的。我们使用的方法是LPE提取,寄生电容管理和误差-如果你在一个芯片上取1000条路径并计算你得到的误差,在最坏的情况下,它在5%到10%左右。对于我的产品级性能来说,这些最糟糕的情况才是最重要的。尽管在名义上,你的大多数部分都达到了正确的目标,但最坏的情况最终决定了最终的规格。所有这些都表现为我们必须预留的不可预测性。椭圆表示我们可以设计什么。你取SS或SSG角,然后把它设计进盒子里。但是当我看到我从一个大的区块中获得的数据,跨越很多技术,你总是会得到一个你没有预料到的大尾巴。今天,我们仅仅通过对部分的过度边缘化就可以接受它。 Improving the predictability will actually get us quite a bit of value in these technologies and the ability to scale further going forward.”

Chidambaram指出,其目标是将不可预测性的错误放在后端。“前端香料和tad都很好,但通过更好的可预测性来实现的变化减少是真实的。任何保留的预测误差——当部分存在变化时,我们可以改进过程并降低它,但不可预测的误差将在技术的生命周期内保留,所以减少预测误差是非常有价值的。”

结论
暴力公差,新应用和广泛的使用情况正在增加供应链中的变化问题。过去几乎完全是制造问题的是迅速成为制造和设计问题。

这是一个挑战和机会,幕后的活动不足,以了解和解决这个问题。但此时,还有很多工作要做。

- Brian Bailey为本报告做出了贡献。

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