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等待小芯片标准

一个生态系统需要使芯片成为长期成功的可行策略,生态系统是围绕标准建立的。这些标准今天才开始出现。

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尖峰的需求和渴望正在增加,但对于大多数公司来说,转变将缓慢发生,直到经过验证的标准到位。

互操作性和兼容性取决于供应链的许多层次和段达成协议。不幸的是,碎片的行业要求可能导致过多的解决方案。

标准总是能够增加专门化。在芯片行业的早期,公司必须设计、实施和制造一切。对于大多数公司来说,通过定义良好的接口和模型(如PDKs、BSIM模型和库),制造从设计中分离出来。

出现了知识产权行业使公司能够专注于系统的设计和提供差异化的部件,但他们仍然必须自己完成大部分的实现。互连标准和在IP提供者和消费者之间传输的模型使这成为可能。

今天,我们正在另一级专业化的尖端,其中一家公司只会设计系统 - 并设计和实施提供区分的系统的碎片 - 而不必担心设计的商品部件的实施或制造商品部件。这些将以形式提供小芯片,这是完全实施和制造的部件,可以与定制硅组装形成一个系统。为了达到这一目标,该行业需要一些新的标准。

这项开创性的工作已经由大型系统公司完成,它们拥有系统和芯片。(见图1)。这使他们能够做出更大的、更模块化的产品,并在此过程中解决许多问题。他们开发了专有的方法来制造这些系统。

不出所料,这些解决方案存在显着变化。“该行业分为一系列产品,仅仅是因为ASIC公司有需要,”OpenFive的SoC IP产品营销高级总监Ketan Mehta说。“他们正在建立定制硅,他们立即想要解决方案。他们不想等待开发和发展的标准。所以在所有这些公司中正在开发和证明专有实施。“

图1:2.5D集成的一些早期先驱。来源:OpenFive

图1:2.5D集成的一些早期先驱。来源:OpenFive

第一个部分开放的系统,其中IP和系统由不同的公司开发,已经看到高带宽内存(HBM)。在这里,这是动态随机存取记忆体由一家公司提供,用于由另一个公司设计的系统,并将其包装为第三个。这提供了限制应用的解决方案,并且还有其他制造/包装技术,也专注于将记忆更靠近逻辑。

当逻辑可以使用现成的芯片连接到其他逻辑时,将获得更大的收益。这将打破一切都必须在同一技术节点上制造的限制。虽然可靠性问题仍然存在,由于差动膨胀和翘曲等问题,这些问题可能会随着时间的推移得到解决。另外,目前还没有一个可行的商业模式。

对小芯片的需求来自几个方向。“这是一个真正的机会,有助于减轻公司在这个空间中看到的很多挑战,”筹码联盟执行董事Rob Mains说。“它需要一个标准化的界面。它需要标准化的PHY。必须为特定芯片工艺技术或包装技术实例化。然后它需要一个与之相关的EDA生态系统。DARPA的愿景是对的,这是一个在全球设计团队设定教育水平的问题。这将对福利的理解并提供一定程度的保证,即它将产生有效的结果。“

这不是行业今天的位置。它更接近计算机科学家Andrew Tanenbaum的观察,“标准的好处是有很多可供选择。”然而,这开始改变为越来越多的玩家试图巩固该领域并处理捆绑制造和包装具有电标的问题的问题。协议需要在系统上确保数据完整性。除此之外,还需要解决整个其他问题,例如物理布局,电力传递网络,测试,调试,监控等。今天有些是调查的。

以前的文章已经看过整体推进小芯片和对此的影响发展流程。本文的重点是可能使市场得以发展的不断发展的标准,尽管它绝不是每个人所处的位置或他们之间的关系的完整描述。

物理层
从包装并放置在板上的单独芯片中移动到集成多个模具的包装中,显着改变互连。“传统的ASIC具有通过包装,电路板和外部接口驱动信号所需的大型I / O驱动器,”Tony Mastroianni,Advanced Packaging Solutions Director西门子EDA。“这可以从几十毫米到几米。2.5D芯片到模具接口部署了较小的I / O驱动器,该驱动器仅需要通过插入器驱动到相邻管芯的水平连接,这可能是数十至数百微米的顺序。3D模切接口部署了甚至更小的I / O驱动器,这些驱动器只需要将垂直连接直接驱动到堆叠在上方或下方的芯片上。那些可能是几到数百纳米的阶数。2.5和3D方法中固有的降低的驱动强度和较短的迹线长度能够戏剧减少功率和增加的I / O带宽,其提供了改善的能效(PJ / BIT)的数量级。“

在这一点上有几个可用的选择。“一种chiplet集成的方法避免了精细几何互连的使用,”Brian Holden,标准副总裁说Kandou。“用这种方法,芯片之间的互连就是有机封装基板。这避免了复杂的制造过程,以及与硅干涉相关的额外成本和产量损失。低功耗超短距离(USR) SerDes用于实现芯片之间的高速互连。”

物理接口提供了解决方案。OpenFive的梅塔表示:“当你将模具分解成多个模具时,你可以将其放在基片上,也可以将其放在插入器上。“这造成了很大的区别。与一个插入器你可以做上千个信号,而衬底你最多只能做几百个。例如,如果客户正在实现一个也具有HBM的大型模具,那么他们别无选择,只能在插入器上实现它。这将引导你走向并行接口,因为插入器将容纳数千个信号。”

英特尔围绕其嵌入式多模互连桥(EMIB)开发了自己的芯片组策略。EMIB使用一个具有多个路由层的非常小的桥接器,而不是通常在2.5D方法中使用的大型硅干涉器。这个桥是作为他们的基板制造过程的一部分嵌入的。

平行或连续?
并行和序列之间的争论可能会持续很长时间,并且它不太可能是一个解决方案。每个不断发展的标准是许多不同因素之间的权衡。

“客户真正关心的是最低可能的延迟,海滨的最低电源,带宽,在达到的情况下性能,以及成本基本上是收益率,”高速Serdes的高级产品经理Manmeet Walia解释说明Synopsys对此

图2:定义可接受的接口。资料来源:Cadence.

图2:定义可接受的接口。资料来源:Cadence.

标准正在向几个方向发展,以优化各种设计因素。“串行连接使用非常轻量级的SerDes,”Walia说。“他们有极简的PHYs,你不需要任何决策反馈均衡-只是DLL基于时钟的转发方法。”

串行标准由光学互联网论坛(OIF)驱动。“这被称为112G USR,或额外的短路(XSR)链接,”他说。“这些应在2021次时间框架中批准。但请记住,根据标准批准,活动不会发生。它们根据可用于标准的草稿而发生。OIF草稿现在可以使用。“

在平行方面,有几项标准努力。首先是开放式高带宽互连(OpenHBI)。这是由开放计算项目(OCP)开放域的架构(ODSA)子项目领导的努力。批准这一目标是今年年中期。

英特尔开发了先进的接口总线(AIB)。“AIB 2.0的规范已经在Chips Alliance Github中,”CTO办事处高级总监Jose Alvarez表示,可编程解决方案集团英特尔。“这是正在进行的工作,非常接近被释放。我们的目标是每次电线每秒4千兆位,每秒总共约为7.6个TEABITS每个接口的带宽。但它不仅仅是关于带宽本身。这是关于能源效率。今天,我们每位能量利用率为0.85微微约会。我们每位去0.5微微约会,而DARPA管道程序希望将此推向0.1微微焦耳。这是一个更长时间的地平线,但我们迈出了这一点。“

许多公司已经部署了一种称为束线(BOW)的方法。GUC于2020年11月发布的一份新闻稿显示了该接口的一些性能数字,并展示了一些性能权衡。它引用了在模组之间的无错误通信,每1毫米海滩区域的全双工流量为0.7 Tbps,消耗0.25 pJ/bit。GUCs相信下一代将支持1.3 Tbps的无错误全双工流量每1毫米的海滨,与相同的0.25 pJ/位的功耗使用TSMC 5nm工艺。

这与串行连接相比如何?GUC表示,平行连接的功耗比使用超短程通过封装基板的超短程的替代解决方案低6至10倍。

协议
在死亡之间的可靠转移数据需要不仅仅是一个PHY。“代替非常低级的界面标准,未来必须实施更高级别的标准,”Addere Heinig说,先进系统集成和部门负责人的高效电子产品Fraunhofer IIS'自适应系统部工程。“这样的高层次协议很可能是面向应用的。模拟-数字应用,比如光学前端,或者数字加速器,比如人工智能应用的数据中心。”

生产力和可重用性具有抽象。“下一层互连的是通信结构,协议,总线,网络,”Michael Frank,Comber和System Architect说Arteris IP。“CCIX和CXL即将到来。人们正在建立给他们,但我没有看到一个标准,允许你建立一个少数少数的系统,彼此交谈。“

Compute Express链接(CXL)是处理器,内存扩展和加速器的高速缓存相干互连。2.0规范在11月2020年11月发布。目标是在附加设备上维持CPU存储空间和内存之间的内存一致性,这允许资源共享和减少软件堆栈复杂性。

相似地,加速器的缓存相干互连(CCIX)已经从系统内应用程序迁移到包内应用程序。“势头2.5 d和chiplets,你基本上摆脱这些时间延迟和高功率并行转换器,或接口和并行接口或非常低的延迟XSR或短达到并行转换器,“Millind米塔尔说,技术指导委员会主席CCIX CCIX财团和技术领先,CXL和ODSA财团赛灵思公司。“CCIX利用了PCIe的数据链路层,但之后它会分离为优化的路径。我们正在定义我们的下一个版本,它正在适应新的运输方式。对于2.0,我们正在考虑适应包内集成选项。(见图3)

图3:CCIX 2.0集成选项。来源CCIX财团
图3:CCIX 2.0集成选项。来源CCIX财团

手臂也有一个标准。“这是织物的一部分,在那里他们将被称为其相干网状网络(CMN)织物的织物的一部分,”Walia说。“如果在芯片界面上互相交谈两个计算芯片,则面料到结构必须看起来像一个织物。这就是零延迟非常重要的地方。“

超过信号
获得信号接口的标准是重要的,但更多的是需要制造可重用芯片。瓦利亚表示:“我们现在必须定制IP。这可能意味着移除标准的C4肿块,代之以微肿块。我们必须以迭代的方式紧密合作。通常在我们和客户以及他们的包提供商之间来回进行三到四个迭代。”

其中一些问题正在得到解决。“ODSA和AIB已经提出了凹凸贴图,”梅塔说。“这定义了SerDes将如何布局,或者平行导线将如何布局。当两个设备属于同一客户时,它们有一点灵活性。但如果不是闭环系统,很多东西都需要标准,比如电力和热能。”

权力是一个很大的问题。“你如何通过这些微小的微肿块带来100瓦?”询问Marc Swinnen,产品营销总监ansys.。“你需要有一个独立的配电连接、物理连接方案、厚的tsv,或者可以通过芯片传输电力的东西。现在最常用的技术是将这些微型碰撞集合成碰撞农场,作为一个单一的连接。取100个向量,它们都是V党卫军或五DD.,它们都在协同工作,水流在它们之间分流。现在你必须进行非常仔细的分析,确保这些接触点不会过热,导致局部融化。”

需要其他型号。“我需要一个动力模型,一个热门模型,”IC包装和跨平台解决方案的产品管理组总监John Park说韵律。“销钉间距标准是什么?”当人们开始考虑芯片对芯片接口的标准时,有一个清单。我相信这是不可能有一个标准的。可能会有半打,一打,甚至更多。有如此多不同类型的包,没有一种标准能够适用于所有类型的包。然后,当然,还有触角。在一个大的设计中,可能有几十个,甚至上百个,芯片,如果你用层压板来设计,你可以变得非常大。那么信号需要传播多远呢?”

随着大问题得到解决,新的问题就会涌现出来。英特尔的阿尔瓦雷斯说:“随着AIB 2.0,在芯片联盟内,我们正在为芯片添加其他概念,比如安全。”“我们也在研究其他处理接口、协议等的方法。我们希望为chiplet的开发提供一个更完整的硬件框架。”

结论
半导体行业正在将专有芯片转变为基于标准的芯片。如今,许多专有的解决方案都被放到了标准组织的手中。整个行业正在整合这些解决方案,但只有一定程度的整合是可能的,甚至可能是可取的。

用例将推动提案的采用率,如果初步成功,更多的用例将在此方向上看。但他们都可能需要标准的变体。灵活性和优化总是令人棘手的平衡。

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1评论

账单 说:

我从来没有涉及委员会,在没有它的基础上创建一个纸质标准,基于“手中的土壤”实验。在真正的制造世界中尝试时,蓝天解决方案迅速落到了地球上。

最好的标准是基于能够解决现实生活问题的专有实验,除非你正在做一个下一代标准。下一代标准使用了从以前的标准中学到的东西(但你总是需要进行一些真正的实验来验证)。

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