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周围发生了什么:摩尔在10nm及以后的法律

用光刻缩放持有和硅MOSFET失去其40奇的抓地力的可扩展性,行业如何继续挤压缩放?

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手臂feb13

由Greg Yeric从原版修改埃里克·菲舍尔

Gordon Moore Penned他的着名观察在一个人发展的时代,这个过程也是设计电路的人。随着时间的推移,事情变得越来越复杂,工作变得专业化,但多年来,随着晶圆厂不断实现摩尔定律,世界上一切都很好。是的,设计师必须想出许多技巧来提高功能和性能,但这是Dennard的问题,而不是Moore的问题。作为当今的设计师,如果你从原始的、单方面的角度来看待摩尔定律,那么摩尔定律早就过时了。

或者至少在延长的假期。

光刻缩放是保持持紧,硅MOSFET失去了对可扩展性的40次奇数。I’d like to use this forum to provide a few observations along these lines, which fall into two categories: (1) squeezing existing technology harder and (2) path-finding to the best solution in an increasingly complicated set of technology scaling options.

是时候做一些楼梯了
虽然面积从16nm到10nm缩放广告在1.9倍,魔鬼一旦你跳过了启用光刻的缩放骑行,就会有细节。无论您到达哪些区域缩放,它将被流程成本的巨大增加抵消,更不用说越来越多的二阶效应集,例如变异,互连寄生和可靠性。例如,为了超越联系晶体管缺乏直接缩放,该行业已经吸收了成本5个新的线上面具在10nm内,这些将需要更多的模式步骤来保持收缩,加上多个模式现在将不得不延伸到路由层。任何时候添加多个模式掩码时,您都可以放心,您将不再使用启用可伸缩性的授权(当然还需要支付更多的费用)。更糟糕的是,一些关键层可能需要扩展到超过两倍的模式到三倍的模式(10个),可能是四倍的模式(7个)。如果双重图案可以让一个设计师哭泣,然后四重贴图将使他切换到苏格兰威士忌。

我们可以做的第一件事以抵消过程缩放困难是与我们拥有的努力工作。一个角度是挖掘二阶问题和杂草的过边缘区域。类似于峰值石油,我们必须继续投资我们的行业的深水钻孔和压裂版本。我提到的三个问题是这一概念的所有候选人。关于变体,大多数消费产品设计仍然是基于他们的方法,这显然是卷入碎片挤压的主要竞争者。考虑模拟和签名的实际芯片是略有的有趣,统计保证从未实际存在。SS / FF和SSTA之间有潜在的婴儿步骤,我们可以致电XOCV。这里的令人鼓舞的发展是自由选项卡的开放减量表中的回转/负载尺寸。我们可以抛入这次讨论更好地了解各种VT和L器件口味之间的跟踪。

随着多图案延伸到路由层中,具有非常相似的机会,具有额外的导线寄生虫。在立力蚀刻 - 蚀刻(LELE)处理的情况下,耦合电容现在随着掩模对准而变化。处理这一点的简单方法是乘以额外的leel最坏情况。但是,在现实世界中,没有穿过模具的均匀偏移,从而使类似于XoCV的机会的气味。考虑热失真效果部分布局依赖于依赖,LDE总是在转动边缘岩石时开始的好地方。

自我对齐的双重图案(SADP)是一种选择,提出了一种可以缓解一些leel的问题,但它也没有自由。例如,如果间隔物是电介质,则最终能够较低的耦合电容变化。出于同样的原因,负责互连介电完整性的人也必须爱死萨达普。您还可以获得较少的LER,具有间隔定义的技术。但是,SADP将重新介绍我们禁止投球,因此其整体缩放将小于所需的。其次,它向我们介绍了相邻线周围的额外约束,如下图所示。

arm2 2月13日
(发表于ISPD 2014)

如上所示,有时对SADP热点的解决是对线路末端的反直觉延伸。你显然需要路线一些完整的设计,以便了解什么SADP(或任何新的光刻技术)将能够提供给你。

定向自组装(DSA)一直在获得惊人的势头,甚至是与10nm相同的呼吸。通过我的有限,um,曝光,对DSA,我看到缺陷,特别是一些隐藏在表面下方的一些,以及一组受限制的指导模板,使DSA值提出小于广告音调缩放。

从FAB透视图中,更简单,因此合理的选择是消除2D图案化头痛,以完全单向金属图案一起去,然后切割线末端进入图案。这是一个实施例赠送的光刻技术。这种方法有许多缺点,这需要成为对实际成本评估的一部分。首先,拓扑地,您最终几乎总是需要额外的M1轨道进行栅极触点,这是先前可用于有源晶体管的USURPS区域,以及减少晶体管驱动器永远不会是一个好主意,即使您的标准单元高度保持不变。根据应用,您将看到各种面积增加,晶体管弱化。现在,Fabs可以弄清楚如何支持位于有源区上的栅极触点。这将是根本简化物理设计并使这个问题过时。每当我想听到别人笑的时候,我总是在与Fab人的会议中带来这个想法。其次,对于您在M1中的弯曲中可以执行的一切,您现在需要将高达M2添加到您想要去的位置,然后是另一个通知。通过最近的抵抗力几乎是自由的,但在10nm和之外,它绝对不是。再次,性能和/或面积将支付价格。 And what about the traditional cost of a via: yield? And by “a via” I really mean “boatloads of vias.” Yes, you can reduce the via count penalty by adjusting your layout style, but you will be adjusting it from something that was more dense to begin with. Also, let’s not forget that all this extra M2 isn’t free. M2 wires that occupied that space previously now need to go up or around, and in each case that will cost you. But (and here comes the broken record part) you won’t see that until you implement a test chip.

And as long as we are talking interconnect, electromigration has quickly risen from minor irritation to PPA-limiter, and the necessary trends in transistor current density, wire cross section, and parasitic capacitance makes it very clear which direction this is heading (and it’s not north). EM rules have for some time included comprehension of actual design use case (AC effects and柔软效果但EM规则验证的现实是,当它试图模拟一个固有的统计问题(多晶材料意味着随机的晶粒结构导致的变化)时,它是一个可怕的带宽限制过程(芯片每次在烤箱中放置数周)。因此,统计上相关的信息是不太可能在现实世界的物理设计用例中进行排列测量的,其中包括带角和球钉的短线。事实上,如果你看EM文献,大多数数据测量到1%的失效率然后一个明显的多模态分布被外推到ppb。我闻到。

CMOS后的是什么?
该链接提供了一个很好的,及时的晶体管缩放世界越来越简单的世界。我制作的第一个点或至少与之同意的点是在查看所有这些潜在的晶体管技术时需要进行严格的基准。这意味着将候选晶体管逼真(下面的10nm节点)水平和垂直尺寸,具有现实寄生的尺寸,构成它们的现实电路,然后才能测量它们的相对效果。点案例:高移动性通道。他们收到了大量的注意力,但散装移动性不会直接转化为微处理器性能。服用锗,似乎与RRAM进行了争斗,以便完全统治IEDM会议。我们在ARM的小组最近对PFET进行了一些详细的预测性建模,在我们的研究中,我们已经提交了出版物,我们发现,对于现实的栅极长度,栅极氧化物等,大部分移动性增益丢失。然后,增加了较小的带隙的效果,包括增加泄漏和变异性,我们没有提出非常令人鼓舞的结论。许多相同的问题适用于将化合物半导体的大尺寸好处转换为纳米制度。TFET是另一个热门话题,但他们不仅需要找到更多的驱动器电流,他们需要逼真地评定几乎肯定会增加变化。 A possible interesting scenario for TFETs would be if they could be integrated in a low cost manner alongside other higher performance FETs. That doesn’t seem entirely out of the question.

也许周围的事情发生了什么。门全面纳米线似乎是FinFET的更简单的扩展,而不是一些更具颠覆性的选择。但只有他们是水平的。Vertical GAA nanowires, which would (and there’s a pun in here somewhere) turn physical design on its head, and thus would seem to face a snowball’s chance in a fab (draw your own inference), are likely to get momentum in real products over in theNAND世界,并且能够利用别人的一体化战斗始终是爬上可行性梯子的好方法。虽然IBM最近帮助了石墨烯股票用石墨烯芯片发送短信在美国,要克服石墨烯的带隙限制并将其应用于低功耗逻辑器件,还有很长的路要走。说句题外话,当你看可能的候选人,你看到工厂营销部门应该好好后退的光荣的“3 d远比2 d”语言FinFETs周围,因为可能的前进道路是真正下降到2 d,然后1 d,为了保持处理载体监禁。在设备方面,简单的可伸缩选项较少,而剩下的大多数都是复杂的命题,要理解它们究竟能实际提供多少好处。

对于所有将成为可尊敬的硅MOSFET的设备的所有奇迹,由于接触电阻缩放,它将成为性能方程中的少数民族选民。如果我们希望在业绩路线图上保留业界,我们可能希望重新思考90%的研发预算正在朝晶体管开发,而我们交换机的大部分抵抗将成为其他地方。因为接触抵抗没有历史上一直是多数选民,所以我们并不真正了解他们应该的统计意义。接触电阻通常不分布。我们应该模拟多少自动相关?在我上面讨论的萝卜挤压区域内有机会。或者,也许会有一定的成功与开箱即用的解决方案,例如添加绝缘层以降低电阻碳纳米管。我们将需要它们。但是最好的最终结果,如果这没有克赖冗余(并且不,不再有任何用于冗余联系人的空间,那些留下了许多技术生成的人),将来自整体评估各种各样的相互作用设备,光刻和互连在全芯片中的互连选项。

我们最近看到了关于10nm缩放的这个原则,其中晶体管性能是作为实际音高缩放的代理。虽然它可能有点可疑,把晶体管性能刀到一个pitch scaling枪战,这是一个技术上的准确点在整体的观点。性能,如果与功率扩展一起交付,可以直接用于区域扩展(通常甚至超过1比1)。然而,作为一个副作用,真正需要推动最大性能的产品最终以一个独特的成本视角结束。当你把芯片的实现推向最大频率时,你会发现自己已经到了SP&R的膝盖,在这种情况下,你会越来越脱离基本晶圆的成本——性能的任何改善对你来说都像是面积扩张。所以这里多一个面具,那里多一个面具,看起来都是双赢的。这种争论甚至可以延伸到基晶片成本,例如SOI finfet,因为它们固有的绩效福利

问题是,除非你能负担得起自己的专用生产线,否则同样的流程将需要为不那么渴望性能的“膝盖以下”应用提供价值,而在这些应用中,这一区域/成本的乐趣并不存在。当然,这两种类型的应用程序紧挨着一块SoC硅,但每个设计的比例不同,导致了关于最佳整体解决方案的过多意见。在这种情况下,我们可能会在低成本的3DIC中发现更大的好处:需要性能的电路可以通过一个172掩模过程获得其最佳的全球成本最小值,然后与性能较低的逻辑结合,通过一个更简单的过程实现成本最小值。也许是同一个节点,只是没有一些花哨的东西。然后,对于不同的设计,正确的答案可能会有所不同。这是3D所能实现的所有性能优势之上的。而3DIC还在标准成型阶段,成熟的产量(成本)和EDA基础设施,这看起来像一个关键添加武器到摩尔的法律库。

总之,有许多选项可以帮助他们对进一步的摩尔的定律缩放有所帮助,但是没有办法,自动扶梯被打破,我们将爬上楼梯。我们将需要扩展我们的边缘焦点,我们将不得不处理越来越多的异构和复杂的系统“芯片”。也许这对我们有好处。传统过程缩放的令人难以置信的数十年的指数进步可能使剩下的生态系统中间有点柔软(不是你,你看起来很棒。我们都知道我在谈论软件工程师)。而且,2014年2月份摩尔原版纸张的第49周年标志着美国心脏月

结语
哭泣的设计师(冗余?)终于与所有苏格兰省透过的。然后他有一个梦想。定向自组装已经利用了种子制服半导体碳纳米管然后把它们排成密集而精确的直线。然后重复进来单片层逻辑装置。随后,更多的碳纳米管被塞进低阻孔,并与多层石墨烯导线结合,显著降低了互连RC,改善了导热性,且没有显著的电磁约束。最终有人想出了如何将栅极接触放置在设备的活跃区域上,从而大大简化了物理设计。在那上面是4F2横梁通用内存。所有450mm晶圆与120 WPH EUV。

然后他醒了。

有一个宿醉。

在楼梯下面。

还有很多行李要搬,装满了顾客的期望。



2评论

getTcouped. 说:

伟大的文章。作为我不是工程师,很难理解。但是,也许是一些重新阅读和谷歌可能会帮助所有首字母缩略词。

我所做的,我爱。它还为想要了解所有问题的普通人来打开门。

[...] Greg Yeric Notes,用光刻缩放的搭配和硅MOSFET失去抓握,行业是[...]

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